Цифровой синтезатор частот

Союз Советских Социапистических Республик(23) Приоритет Н 03 вки осударственный комит СССР по делам изобретений и открытийюллетень Мо ания 17,0381 публиковано 150 3,8та опубл нияо 2) Автор изобретения адеев 1 ьтд и(71) Заявитель союзный заочный электротехнический Йнститут связи(5 ро е акт па тонен а азигцифрожащем ервый амяти,оо ателье- новстар-,Изобретение относится к радиотехнике и может использоваться в ка- честве источника стабильных частот.Известен цифровой синтезатор частот, содержащий последовательно со 5 единенные первый преобразователь кодов, блок памяти, распределитель кодов, сумматор, первый регистр памяти, ифроаналоговый преобразоваФильтр нижних частот, а также последовательно соединенныеоперемножитель, второй регистр памяти и второй преобразователь кодов, блок синхронизации и последовательно соединенные блок установки частоты и накопитель, выхо ды старших разрядов которого соединены с соответствующими входами первого преобразователя кодов, при этом выходы второго преобразователя кодов подключены к входам младших разрядов 20 сумматора, другие входы старших разрядов которого соединены с шиной логического нуля, другие поразрядные выходы распределителя кодов соединены с первыми поразрядными входами пере- множителя, первый выход блока синхронизации подключен к первому тактовому входу первого преобразователя кодов, первому тактовому входу распределителя кодов и к тактовым входам первого .30 регистра памяти и накопителя, в выход блока синхронизации подкл к второму тактовому входу перво преобразователя кодов, второму вому входу распределителя кодов тактовому входу второго регистр мяти, а выход старшего разряда рого преобразователя кодов соед с первым входом знакового разря сумматора и с входом знакового ряда регистра памяти 1 .Однако такой синтезатор не о печивает достаточной спектральн чистоты выходного сигнала.Цель изобретения м повышение спектральной чистоты выходногоналаДля достижения .этой цели в вогл синтезаторе частот, содер последовательно соединенные п преобразователь кодов, блок и распределитель кодов, сумматор, первый регистр памяти, цифроана говый преобразователь и фильтр них частот, а также последовате соединенные перемножитель,второ гистр памяти и второй,преобразо кодов, блок синхронизации и пос довательно соединенные блок уст ки частоты и накопитель, выходыкших разрядов которого соединены с соответствующими входами первого преобразователя кодов, при этом выходы второго преобразователя кодов подключены к входам младших разрядов сумматора, другие входы старших разядов ксторого соединены с шиной логического нуля, другие поразрядные выходы распределителя кодов соединены с первыми поразрядными входами пере- множителя, первый выход блока синхронизации подключен к первому тактовому о входу первого преобразователя кодов, первому тактовому входу распределителя кодов и к тактовым входам первого регистра памяти и накопителя, второй выход блока синхронизации подключен 15 к второму тактовому входу первого преобразователя кодов, второму тактовому входу распределителя кодов и так- товому входу второго регистра памяти, а выход старшего разряда второго пре- щ образователя кодов соединен с первым входом знакового разряда сумматора и с входом знакового разряда регистра памяти, междувыходами младших разрядовнакопителя и вторыми поразрядными входами перемножителя включен блок вычисления угловой коррекции, тактовый вход которого соединен с первым выходом блока синхронизации, выход старшего разряда первого преобразователя кодов подключен к входу знако- ЗО вого разряда первого регистра памяти, другой вход знакового разряда сумматора соединен с шиной логического нуля, а выход знакового разряда блока вычисления угловой коррекции соединен 35 с входом знакового разряда второго регистра памяти.На чертеже представлена структурная электрическая схема цифровогосинтезатора частот. 40Цифровой синтезатор частот содержит блок 1 установки частоты, накопитель 2 блок 3 синхронизации,первый преобразователь 4 кодов,блок 5 вычисления угловой коррекции,блок б памяти, перемножитель 7, первый регистр 8 памяти, распределитель 9 кодов, второй преобразователь 10 кодов, сумматор 11, второйрегистр 12 памяти, цифроаналоговыйпреобразователь 13 и фильтр 14 нижних частот.Синтезатор работает следующим образом.В блоке 1 установки частоты набирается М-разрядный двоичный код синте-,зируемой частоты А = а 2 + а 2+1(А = М 1 /Г., 8 = 2 ), Выходы егоразрядов а, -а подключены ко входам 60накопителя 2 йо модулю й, на выходах Ь, - Ь которого в каждый тактовый момент времени с = пТ, и- О, 1, 2, 3,, задаваемый блоком 3 синхронизации (Т = 1/ГТ - дли тельность тактового интервала), формируется код фазы Вп синтезируемогоколебания по следующему алгоритму:В, +,= Вп+А, и = О, 1, 2,при этом В - начальное состояниенакопителя 2.В табл, 1 в качестве примера приведена последовательность коцов фазыВ и = О, 1, 2, , 5, и соответствующих им выборок синусоиды, получаемых на выходе пятнадцатиразрядного накопителя 2 при установке на его входекода частоты А = 001011010110001)(5809), (М = 2 ф = 32768) и М = 15,Код самого старшего разряда накопителя 2 несет информацию о знаке выборки синуса 5 СЧ 1 = Ь (логический "0"соответствует знаку "плюс", логическая "1" - знаку "минус"), а код следующего за ним разряда вместе со знаковым разрядом определяет квадрантООАО = Ь в котором находится вычисляемая выборка (для обозначения 1, 2,3 и 4 квадрантов используются коды 00,01, 10 и 11, соответственно), Остальные разряды Ь, Ь , , Ь,- накопителя , соответствующие чйслу В,определения абсолютного значения выборки сину:сиды У, . Поскольку ее фазаравна 7 =и В /й, то для вычисленийцелесообразно воспользоваться интерполяционной формулой51 п 7= 5 п 7 1+Ь 7 СОБ 7 п, п=0,1,се)2 (1)где 51 п 7 и Со 7 - цифровые выборкии и хсинуса и косинуса одного из 2 аргументов 7, расположенных равномерно(Ци симметрично относительно осей координат на дуге единичной окружностипервого квадранта комплексной плоскости, ближайшего к аргументу 7,17 п - значение угловой коррекцииВ табл. 2 приведены двоично-кодированные значения синусов Ео1;,2+ 82 + 8-ф 28 .= О, 1, , 31, 1 А = 9, хранщиеся в блоке б памяти. Адресные кодовые сигналы д - д (в примере 7 = 5)блока б памяти формируются в первомпреобразователе 4 кодов иэ кодовстарших разрядов накопителя 2Ь Ь, Б том случае, когдаквадрантный разряд О,ОАР = О, инвертированные коды старших разрядов накопителя 2 являются адресами косинуса грубого угла 7), а неинвертированные коды - синуса грубого угла 7 п,При ЖОАО = 1 имеет место обратное.Код угловой коррекции 7 и его знак5 СИ 2 формируется в блоке 5 вычисления угловой коррекции из кодов младших разрядов накопителя 2 Ь , Ьм Ь путем умножения их на код числа,и-харч В первую половину тактового интервала на входы блока б памяти подаются коды Ооп косинуса грубого угла 7,-0,967171 0 0 О 0 О 1 О 1 1 0165476 1 1 О а блица 2 0 0 0 0 0 О 0 0 1 0 0 0 1 1 О О О 1 О 0 0 1 О 0 0 1 О 0 1 0 0 0 О О а с его выхода выборка косинуса С, через распределитель 9 кодов поступает на одни входы перемножителя 7, на другие входы которого поступает код угловой коррекции Ь 2 . На выходе перемножителя 7 формируется Г-разрядный код произведения Р в примере 4 =5, который запоминается во втором регистре 12 памяти на вторую половину тактового интервала, в которую под действием кода Осинуса из блока б памяти извлекафся выборка синуса 5 грубого угла 2 п, и через распределитель 9 кодов подается на одни входы сумматора 11. На другие его входы младших разрядовчерез второй преобразователь 10 кодов поступают коды с выхода второго регистра 12 памяти. На другие входы его старших разрядов, а также на один вход знакового разряда поступает сигнал логического "0", а другой вход знакового разряда че рез второй регистр 12 памяти подключен к выходу знакового разряда блока 5 вычисления угловой коррекции, В результате подобного соединения на выходе сумматора 11 Формируется значение Уп -- У, 2+2 +-+УХА 2 выборки синусоиды в соответствии с алгоритмом 1). Процесс вычисления цифровых выборок синусоиды 7, и возникающие при этом ошибки Ь 7 поясняются табл, 3. Выборки запоминаются в первом регистре 8 памяти на период тактового интервала, при этом вход знакового разряда последнего подключен непосредственно к выходу знакового разряда первого преобразователя 4 кодов. После преобразования выборокУ в аналоговую величину в цифроаналоговом преобразователе 13 и Фильтрации полученного сигнала фильтром 14 нижних частот на выходе последнего формируется гармонический сигнал с частотой 5В случае цифрового синтеза колебания имеет место ухудшение его спектральной чистоты, обусловленное шумами квантования фазы и амплитуды. Для количественной оценки отношения сигнал-шум используются следующие соотношения: 5 А 9 Б = 6(1 А +6) + 1,75;59 В = 6 18 - 8,3,где 5 А и 5 - отношение мощности сигнала к мощности шума квантованияамплитуды и фазы, а 1 А и 1 В - числобит квантования амплитуды и фазы,соответственно. В рассмотренном при"мере 1 А = 9, а ТВ = 13, тогда суммарное отношение сигнал-шум составляет порядка 5 д= 60 ЯБ, причем дляэтого требуется емкость блока памяти,равная 32 х 10 = 320 бит. В известных устройствах при заданном качествеформирования сигнала требуется покрайней мере в 1,5 раза больший объемблока памяти. При одинаковой емкостиблока памяти существенно повышаетсяспектральная чистота синтезируемогоколебания, что выгодно отличает данное изобретение от Известных.= (+ 0,00000 00001),(+0,0009765)щ В : .11001 , при этом самые младшие разрядынакопителя 2 могут не использоваться.(-о,1010 011110) 0,6542968)уо 0,0004722 формула изобретения Цифровой синтезатор частот, содержаший последовательно соединенные первый преобразователь кодов, блок памяти, распределитель кодов, сумматор, первый регистр памяти, цифроаналоговый преобразователь и фильтр нижних частот, а также последователь- бО но соединенные перемножитель, второй регистр памяти и второй преобразователь кодов, блок синхронизации и последовательно соединенные блок установки частоты и накопитель, выходы 65 старших разрядов которого соединены ссоответствуюцими входами первого преобразователя кодов, при этом выходывторого преобразователя кодов подключены к входам младших разрядовсумматора, другие входы старших разрядов которого соединены с шиной логического нуля, другие поразрядные выходы распределителя кодов соединеныс первыми поразрядными входами перемножителя, первый выход блока синхро"низации подключен к первому тактовомувходу первого преобразователя кодов,первому тактовому, входу распределите"813675 Составитель В. ПогибловКорректор В, Синицк о ктор С. Тим хина Техред М.1 олинка з 805/74 Тираж 988 ВНИИПИ Государственного комитета по делам изобретений и открыт 35, москва, Ж, Раушская наб., Подписн 1130 иал ППП "Патент", г. Ужгород, Ул, Проектная ля кодов и к тактовым входам первогорегистра памяти и накопителя, второйвыход блока синхронизации подключенк второму тактовому входу первогопреобразователя кодов, второму тактовому входу распределителя кодов итактовому входу второго регистра памяти, а выход старшего разряда второго преобразователя кодов соединен спервым входом знакового разряда сумматора и с входом знакового разрядарегистра памяти, о т л и ч а ю щ и йс я тем, что, с целью повышенияспектральной чистоты выходного сигнала, между выходами младших разрядов накопителя и вторыми поразрядными входами перемножителя включен блоквычисления угловой коррекции, тактовый вход которого соединен с первымвыходом блока синхронизации, выход.старшего разряда первого преобразователя кодов подключен к входу знакового разряда первого регистра памяти,другой вход знакового разряда сумматора соединен с шиной логического нуля, а выход знакового разряда блокавычисления угловой коррекции соединен с входом знакового разряда вто 1 Орого регистра памяти,Источники информации,принятые во внимание при экспертизе 1, Тирней и др, Цифровые синтезаторы частоты. - "Зарубежная радио 15 электроника", 1972, 9 3, с. 57-67 прототип),