Устройство для деления десятичных чисел

О П И С А Н И Е "ц 744562ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскниСоциалистичеснмхРеспублик(22) Заявлено 04,01,76 (21) 2309877/18 - 24с присоединением заявки РЙио делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЕСЯТИЧНЫХ ЧИСЕЛИзобретение относится к вычислительной технике, предназначенной для использования в арифметических устройствы, обрабатывающих двоичную и двоично-десятичную информацию,Известно устройство деления двоичных чи 5 сел,.имеющее сумматор, регистры делителя и частного, блок управления, в котором инфор. мационные входы сумматора подключены к информационным выходам регистра делителя, прямые и инверсные выходы которого подклю чены к выходам прямой и инверсной передачи блока управления, выход разрешения выпол.пения такта которого соединен со входом пе. редачи слагаемого в сумматор, выход эпака результата операции которого подсоединен ко входу знака блока управления, выход очередной цифрЫ частного которого подключен к ф установочному входу младшего разряда регист ра частного, вход сдвига на один разряд влево которого соединен со входом сдвига сумматора и выходом разрешения сдвига блока управ. ления Г 1).Недостатком такого устройства является то, мто оно способно работать лишь с двоичными вислами, а при обработке с его помощью десятичных чисел требуется большое время для перевода исходных операндов в двоичную систему счисленияи результата операттии в десятичную систему счисления. Известно десятичное вычислительное устрой. ство последовательного-действия, состоящее из преобразователей фазо.импульсного представления чисел в пространственно-импульсное представление чисел, преобразователей пространст. венно-импульсного представления в фазо-импульсное представление чисел суммирующего и множительного блоков, логические схемы и блок микропрограммного управления, в котором выходы входного преобразователя фазоимпульсного представления чисел в пространственно-импульсное представление чисел подклю. чены ко входам преобразователей пространственно-импульсного представления чисел в фазо. импульсное представление чисел суммирующего и множительного блоков и через схемы И ко входу декодирующей схемы блока микропрограммного управления 21.744562 10 3Недостатком данного устройства являетсято, что в нем требуются большие-затраты вре. мени для выполнения таких операций как умно.жение и деление десятичных чисел.Из известных устройств наиболее близкимк предлагаемому по технической сущности яв.. ляется устройство деления десятичньи чисел,состоящее из двоичного сумматора, имеющегоинформационные входы для каждой тетрады,выходыпереноса из тетрад, выход знака результата операции, входы разрешения приемаочередного операнда и сдвига на четыре раэря.да влево, регистра частного, имеющего входы"+1", "-1",входы устайовки в нуль и установки в девять младшей тетрады и вход сдвига 15-на четыре разряда влево, регистра делителя,имеющего Информационные выходы для каждой тетрады, соединенные с информационнымивходами соответствующих тетрад сумматора,блока управления, имеющего входпуска устрой. 20ства, вход, подключенный к выходу знака результата сумматора, выходы, на которые посту.лают сигналы "+" и " - ", управляющие сложением или вычитанием делнтеля из содержимогосумматора, выход, соединенный со входом раз. црешения йриема очередного операнда в сумматор,вйход, подсоединенный ко входам сдвига на" четыре разряда содержащего сумматора и реги." стра частного, выход, подключенный ко входуустановки в нуль младшей тетрады регистрачастного, выход, соединенный со входом уста" нбвки в девять младшеи" тетрадьг=регистра частного,"выходы; подсоедийенные-соответственноко входам "+1" и " - Г регистра частного 13.Недостатком данного устройства являетсято, что в нем затрачивается большое время для ": выполнения операцииделения десятичных чисел,так" как йосле "кажДого такта двоичного "ело=жения.вычитания десятичных операндов необходимо выполнение операции коррекции в каждой 4 О, тетраде в зависимости от того, возник или невозник перенос из данной тетрады сумматорапри сложении (вычитании).Цель изобретения - повышение быстродействия устройстВа, т. е. уменьшение времени деле. 45ния десятичных чисел за счет устранения необходимости в операции коррекции промежуточ.його"реэГльтата" послекаждого такта "двойчногосложения - вычитания.Поставленная цель достигается тем, что устройство для деления десятичных чисел, содержащее двоичный сумматор, регистры частногои делителя и блок управления, пусковой иуправляющий входы которого соединены совходом пуска устройства и знаковым выходомсумматора соответственно, выход разрешенияприема очередного операнда блока управленияподключен к входу управления занесением очередного операнда сумматора, выход разрешения 4сдвига блока управления подключен ко входу управления сдвигом на четыре разряда сумматора и регистра частного, выход разрешения установки нуля блока управления подключен ко входу установки нуля младшей тетрады регистра частного, а выход разрешения установки в "9" блока управления - ко входу уста-, новки в "9" младшей тетрады регистра частного, выходы разрешения прибавления и вычитания единицы блока управления подключены ко входам прибавления и вычитания единицы регистра частного, дополнительно содержит регистр скорректированного делителя, регистр переносов и управляемый коммутатор, выходы переноса каждой тетрады сумматора подключены к информационным входам регистра переносов, вход управления занесением значений переносов которого подключен к выходу раз. решения приема значений переносов блока управления, выход разрешения сдвига которого соединен со входом управления сдвигом на один розряд регистра переносов, выход разре. шения установки в единицу блока управления подключен ко входу установки в единицу младшего разряда регистра переносов, причем управ. ляемый коммутатор состоит из коммутирующих узлов, число которых равно числу десятичных разрядов операндов, входы коммутирующих узлов являются входами управляемого коммутатора, при этом первая и вторая группы ин. формационных входов каждого коммутирующего узла подключены к выходам соответствующих тетрад регистра делителя и регистра скорректированного делителя, управляющий вход перено. са каждого коммутирующего узла подключен к соответствующему управляющему входу пере. носа управляемого коммутатора, соединенного с выходомсоответствующего разряда регистра переносов., первый и второй управляюшие вхоА дйзнака всех коммутирующих узлов подключены к первому, и второму знаковому выходам блока управления соответственно, а выходы коммутирующих узлов являются выходами управляемого коммутатора и подключены к информационным входам сумматора.На чертеже изображена структурная схема устройства для деления десятичных чисел для трехразрядных операндов, представленных в коде 8-4-2-1.Устройство содержит:двоичный сумматор 1, содержащий число тетрад, равное количеству десятичных разрядов в исходных числах, увеличенному на один, и имеющий информационные входы приема операндов, выход переноса иэ каждой тетрады сумматора, сигнал на котором появляется при возникновении межтетрадного переноса в процессе двоичного сложения-вычитания, вход управления занесением очередного операнда,744562 5 10 15 20 5сигнал на котором обеспечивает сложение содержимого сумматора с кодом на его входах, вход управления сдвигом на четыре разряда влево, знаковый выход;регистр 2 частного, состоящий из числа тет. рад, равного числу разрядов операндов, имеющий входы разрешения - прибавления и вычитания единицы из младшей тетради, выполнен. ной по схеме реверсивного счетчика, вход установки нуля и установки в "9" в младшей тетраде и вход управления сдвигом на четыре разряда влево содержимого регистра 2 частного;регистр 3 делителя, содержащий количество тетрад по числу десятичных разрядов операндов, каждая из которых имеет парафазные информационные выходы;регистр 4 скорректированного делителя, состоящий из числа тетрад по количеству десятичных разрядов операнда, имеющих парафазные информационные выходы, предназначенный для хранения делителя, каждая тетрада которого увеличена на шесть (скорректированного делителя);регистр 5 переносов, содержащий количество разрядов, равное числу тетрад в сумматоре 1 без единицы, служащий для запоминания межтетрадных переносов, возникших в сумматоре 1 при сложении, имеющий информатщон. ные входы запоминания переносов, вход установки в единицу младшего разряда, вход управления занесением значений переносов и вход управления сдвигом на один разряд влево своего содержимого;блок 6 управления, имеющий пусковой 7 и управляющий 8 входы, которые подключены соответственно ко входу пуска устройства и к знаковому выходу сумматора 1, выход 9 разрешения приема очередного операнда, подключенный ко входу управления занесением очеред. ного операнда сумматора 1, выход 10 разрешения сдвига, подключенный ко входам управления сдвигом на четыре разряда сумматора 1 и регистра 2 частного и ко входу управления сдвигом на один разряд регистра 5 переносов, выход 11 разрешения установки нуля, подключенный ко входу установки нуля младшей тетради регистра 2 частного, выход 12 разрешения установки в "9" подключенный ко входу установки в "9" младшей тетрады регистра 2 частного, выходы 13 и 14 разрешения прибав. ления и вычитания единицы;подключенные ко входам прибавления и вычитания единицы регистра 2 частного, выход 15 разрешения приема значений переносов, подключенный ко входу управления занесения значений переносов регистра 5 переносов, выход 16 разрешения установки в единицу, подключенной ко входу установки в единицу младшего разряда реги. ,стра 5 переносов, знаковые выходы 17 и 18; 6управляемый коммутатор 19, содержащий однотипные коммутирующие узлы 20, количе. 1 ство которых равно числу десятичных разрядов исходных операндов, каждый из которых имеет два четырехразрядных парафазных информаци онных входа, причем первый подключен к выходу соответствующей тетрады регистра 3, а второй - к выходу соответствующей тетрады регистра 4, и выход, соединенный с информационным входом соответствующей тетрады сумматора 1, управляющие входы знака присоединенные соответственно к выходам 17 и 18 бло. ка 6 управления, парафазный управляющий вход переноса, соединенный с выходом соответствующего разряда регистра 5 переносов.Входы коммутирующих узлов 20 являются входами управляемого коммутатора 19 (соответственно информационными и управляющими), а выходы коммутирующих узлов 20 - выхода. ми управляемого коммутатора 19. Коммутирующие узлы 20 служат для управ.ления передачей данных с выходов тетрад ре.гистров 3 и 4 в зависимости от наличия или 25 отсутствия переноса из им соответствующихтетрад сумматора 1 на предыдущем такте сложения - вычитания, т, е. в зависимости от состоя ния соответствующего разряда регистра 5. Если блок 6 управления вырабатывает сигнал ъ+" З 0 на, своем выходе 17 и если соответствующийразряд регистра 5 переносов установлен в "1" (на предыдущем такте сложения - вычитания в данной тетраде сумматора 1 возник перенос), то коммутирующий узел 20 передает на вход этой тетрады сумматора 1 содержимое соответствующей тетрады регистра 4 с ее прямых выходов (тетраду делителя, увеличенную на шесть) для сложения с данной тетрадой сумматора 1 на следующем такте, Если блок 6 управления на своем выходе 17 вырабатывает сигнал "+", но соответствующий разряд регистра 5 находится в "0" (на предыдущем такте сложения - вычитания в тетраде сумматора 1 перенос отсутствовал), то коммутирующий узел 20 передает на вход данной тетрады сумматора 1 соответствующую тетраду регистра 3 с ее прямых выходов (тетраду делителя) для сложения на следующем такте. Если блок 6 управления на выходе 18 вырабатывает сигнал " - " и соответ ствующий разряд регистра 5 находится в 01 ф,то коммутирующий узел 20 передает на входданной тетрады сумматора 1 содержимое соответствующей тетрады регистра 4 с ее инверсныхвыходов. Если же блок 6 управления на своемвыходе 18 вырабатывает сигнал " - " и разрядрегистра 5 находится в "1", то коммутирующийузел 20 передает на вход данной тетрады сумматора 1 инверсное содержимое соответствующей тетрады регистра 3.но второму, Отрицательный результат вычита.ния указывает на окончание цикла вычитаний,Число, накопленное в младшей тетраде регист.ра 5 равно первой (старшей) цифре, частного.Как только результат вычитания станет 1 от.рицательным, блок управления 6 вместо сигналов на своих выходах 13 и 18 вырабатывает сиг;нал на выходе 10, по которому выполняетсясдвиг содержимого сумматора 1 и регистра 2 10 влево на четыре двоичных разряда, содержимо.го регистра 5 переносов влево на один разряд.При этом сигнал на выходе 12 блока 6 управления обеспечивает установку младшей тетрадырегистра 2 в девять (1001), сигнал на выходе 15 16 устанавливает младший разряд регистра5 в "Г.Для определения второй цифры частноговыполняется цикл тактов сложения.На первом такте сложения блок 6 управлеэо ния вырабатывает сигнал на своем выходе 17,При этом коммутирующие узлы 20 передают навходы тетрад сумматора 1 содержимое соответствующих тетрад регистров 3 и 4 прямым кодом, анализируя состояние разрядов регистра 5, 5 Если данный разряд регистра 5 переносовнаходится в единице, то коммутирующий узел20 передает на вход соответствующей тетрадысумматора 1 тетраду регистра 4. Если же данный регистр 5 переносов находится в нуле, тона вход соответствующей тетрады сумматора 1поступает тетрада регистра 3, По сигналу навыходе 9 блока 6 управления производитсясложение содержимого сумматора 1 с кодомна его входах. Возникшие при этом межтетрадные переносы по сигналу на выходе 15 за.поминаются в регистре 5. Знак результата сло.жения поступает на вход 8 блока 6 управления.Если знак результата отрицателен, то выполняется второй такт сложения, Блок 6 управле О ния вырабатывает сигналь, на своих выходах14 и 17. По сигналу на выходе 14 производится вычитание "Г из содержимого младшейтетрады регистра 2,Сигнал на выходе 17 обеспечивает передачу на входы тетрады сумматора1 прямого кода соответствующей тетрады ре.гистра 3, (если перенос из данной тетрады сумматора при выполнении предыдущего тактасложения отсутствовал) или тетрады регистра4 (если перенос присутствовал). По сигналу навыходе 9 блока 6 управления выполняется сло.жение содержимого сумматора 1 с кодом наего входах. Возникшие при этом межтетрадныепереносы запоминаются в регистре 5. Знак результата операции поступает на вход 9 блока6 управления. Если знак результата отрицателен, то выполняется следующий такт сложения,производимый аналогично второму.Если знак результата сложения положителен,то, значит, в младшей тетраде регистра 2 сфор 7 744562Деление в устройстве выполняется без вос.становления остатка, Деление производится зап циклов (и - число десятичных разрядовоперандов), причем на каждом цикле путемряда сложений или вычитаний определяетсяочередная цифра частного,В исходном состоянии в сумматоре 1 находится делимое, в регистре 3 - делитель, врегистре 4 - делитель, каждая тетрада которо.го увеличена на шесть (скорректированныйделитель), в регистре частного 2 зафиксирова.но нулевое значение, разряды регистра пере.. носов 5 установлены в единицу.Деление выполняется следующим образом,При поступлении сигнала "Пуск" на вход 7блока 6 управления данный блок вырабатываетсигнал " - 1 на своем выходе 18. Так как висходном состоянии все разряды регистра 5переносов находятся в 1", то на первом такте первого цикла все коммутирующие узлы20 передадут навходы тетрад сумматора 1 со.ответствующие тетрады с инверсных выходоврегистра 3. По сигналу, возникшему на выходе9 блока управления 6, выполняется суммирование содержимого сумматора 1 с кодом на его 2входах (на первом такте делимое складываетсяс инверсным кодом делителя, т. е. из делимо.го вычитается делитель), Возникшие при этоммежтетрадные переносы но сигналу на выходе15 блока 6 управления запоминаются в регист. 3ре 5 переносов. Знак результата операции всумматоре 1 поступает на вход 8 блока 6управления. Если результат вычитания положи.телен, то выполняется второй такт вычитания,При этом блок управления 6 вырабатываетсигналы на своих выходах 13 и 18, По сигна.лу на выходе 13 в младшую тетраду регистрачастного 2 добавляется единица,Сигнал на выходе 18 обеспечивает поступление на входы сумматора 1 через коммутирую.щие узлы 20 кодов.с инверсных выходов соответствующих тетрад регистров 3 или 4. Приэтом коммутирующие узлы 20 анализируютсостояние соответствующих разрядов регистра 5;в ту тетраду сумматора 1, перенос из которой 4на предыдущем такте вычитания возник, передается тетрада из регистра 3, а в ту тетраду,перенос из которой на предыдущем такте вычитания ле возник, поступает соответствующаятетрада регистра 4, По сигналу на выходе 9,блока 6 управления производится сложениететрад сумматора 1 с инверсным кодом.соот.ветствующих тетрад регистров 3 или 4. Возникшие при этом межтетрадные переносы .по сиг.налу на выходе 15 запоминаются в регистре 5,55Знак результата вычитания поступает на вход 8блока 6 управления, При этом, если результатвычитания положителен, топроизводится сле.дующий такт вьгчитайия, выполняемый айалогич.мирована вторая цифра частного. Блок управ.ления 6 вместо сигналов на сВоих выходах14 и 17 вырабатьвает сигнал на выходе 10,по которому осуществляется сдвиг содержимого сумматора 1 н регистра частного 2 на че.тыре двоичных разряда влево и сдвиг содержимого регистра переносов 5 на один двоичныйразряд влево, Одновременно сигнал на выходе16 блока 6 управления устанавливает в младшем разряде регистра 5 "Г, а сигнал на выходе 11 - "0" в младшей тетраде регистра 2.Третья цифра частного и все нечетные определяются путем выполнения цикла вычитаний,производимых аналогично действиям, описаннымдля первой цифры, 15Четвертая и все четные цифры частного находятся выполнением цикла сложений аналогично описанному для второй цифры,Данное устройство деления десятичных чиселобеспечивает выполнение операции десятичного 20деления за времяТдеьо= 9 п Тсм + Тси(1)где Т ,о - максимальное время деленияи - разрядных десятичных операндов; 25Т - время суммирования 4 П - разрядных двоичных чисел;Т время получения скорректированного делителя.В известном устройстве это время составля- З 0ет величинуТдва.1 о = 9 п (Тсм+ Ткор)(2)где Т - длительность операции коррекциирезультата двоичного суммирования,Из выражений (1) и (2) следует, что использ 5зование даннЬго устройства позволяет в некоторых случаях почти в два раза увеличить скорость деления десятичных операндов,Положительный эффект заключается в том,что предлагаемое устройство деления десятичных чисел позволяет уменьшить в два разавремя, необходимое для операции деления десятичных чисел за счет того, что устраняетсянеобходимость в выполнении операции коррекции промежуточного результата (добавлениеили вычитание шестерки (0110) в зависимостиот наличия или отсутствия межтетрадного пе.реноса и знака результата) после каждого такта сложения - вычитания, При этом дополнительные затраты оборудования в предлагаемом уст. 50ройстве составляет не более 20% от общих затрат оборудования"на делительное устройство,Формула изобретенияУстройство для деления десятичных чисел,55содержащее двоичньщ сумматор, регистры час.тного и делителя и блок управления, пусковойи управляющий входы которого соединенысо входом пуска устройства и знаковым выхо. дом сумматора соответственно, выход разрешения приема очередного операнда блока управления подключен к входу управления занесением очередного операнда сумматора; выходразрешения сдвига блока управления подклю.чен ко входам управления сдвигом на четыреразряда сумматора и регистра частного, выходразрешения установки нуля блока управленияподключен ко входу установки нуля младшейтетрады регистра частного, а выход разрешенияустановки в "9" блока управления - ко входуустановки в "9" младШей тетрады регистрачастного, выходы разрешения прибавления ивычитания единицы блока управления подключены ко входам прибавления и вычитания единицы регистра частного, о т л и ч а ю щ е ее я тем, что, с целью повышения быстродействия, устройство содержит регистр скорректи.рованного делителя, регистр переносов и управ.ляемый коммутатор, выходы переноса каждойтетрады сумматора подключены к информационным входам регистра переносов, вход управления занесением значений переносов которогоподключен к выходу разрешения приема значений переносов блока управления, выход разре.шения сдвига которого соединен со входомуправления сдвигом на один разряд регистрапереносов, выход разрешения установки в единицу блока управления подключен ко входуустановки в единицу младшего разряда регистра переносов, причем управляемый коммутаторсостоит из коммутирующих узлов, число кото.рых равно числу десятичных разрядов операндов, в соды коммутирующих узлов являютсявходами управляемого коммутатора, при этомпервая и вторая группы информационных вхо.дов каждого коммутирующего узла подключенык выходам соответствующих тетрад регистраделителя и регистра скорректированного делителя, управляющий вход переноса каждого коммутирующего узла подключен к соответствующему управляющему входу переноса управляемого коммутатора, соединенного с выходомсоответствующего разряда регистра переносов,первый и второй управляющие входы знакавсех коммутирующих узлов подключены к пер.вому и второму знаковому выходам блокауправления соответственно, а выходы коммутирующих узлов являются выходами управляемо.го коммутатора и подключены к информационным входам сумматора.Источники информации,принятые во внимание при экспертизе1, Карцев М, А, Арифметика цифровых ма.шин. М., "Наука", 1969, с. 493,2. Авторское свидетельство СССР Юф 233296,кл, 6 06 Р 7/38, 1967.3. Карцев М. А, Арифметика цифровых мацпш. М Наука", 1969, с. 524 - 525 (прототип).744562 ктор И. Нанкин аказ 3794/ Тираж 751 ПодписноеЦНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 тент, г. Ужгород, ул, Проектная ал ППП Составитель В.БерезкинТехред М, Петко Корректор Н. Григорук