Блок формирования сквозного переноса в сумматоре

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХ А СПУБЛИК СЮ 6 06 Р ЗОБ ОП СТВ ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО. ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ ВТОРСКОМУ СИИ(54)(57) БЛОК ФОРМИРОВАНИЯ СКВОЗНОГО ПЕРЕНОСА В СУММАТОРЕ, соДержа.щий в каждом разряде четыре МДПтранзистора, затвор первого иэ которых подключен к входу полусуммы данного разряда, исток - к входу пере-.носа данного разряда, а сток - к вы-.,ходу переноса данного разряда, эатвор второго МДП-транзистора подключен к входу произведения данного.разряда, исток его - к шине нулевого потенциала блока, сток - к истоку третьего МДП-транзистора, сток треть его и исток четвертого МДП-транзисторов соединены с.выходом переноса данного разряда, а их затворй подключены к шинам первого и второго тактирующих сигналов блока соответственно, сток четвертого МДП-транзистора соединен с шиной напряжения питания блока, о т л и ч а ю щ и йс я тем, что с целью увеличения быстродействия, каждый разряд блока, дополнительно содержит элемент ИЛИНЕ, элемент НЕ и пятый МДП-транзистор, сток которого подключен к исто.ку третьего МДП-транзистора, исток к шине нулевого потенциала блока,Ф затвор - к выходу элемента ИЛИ-НЕ, первый вход которого соединен с входом переноса данного разряда блока, второй аход - с выходом элемента НЕ, С вход которого подключен к входу полусуммы данного разряда блока. Я45 Для достижения поставленной цели в. блоке формирования сквозного переноса в сумматоре, содержащем в каждом разряде четыре МДП-транзисто" ра,затвор первого из которых подклю-чен к входу полусуммы данного разряда блока, исток - к входу переноса дан-, ного разряда, а сток - к выходу переноса данного разряда, затвор второго МДП-транзистора подключен к входу произведения данного разряда, исток его - к шине нулевого потенциала блока, сток - к истоку третьего МДП транзистора, сток третьего и исток четвертого МДН-транзисторов соедйнены с выходом переноса данного разря да, а их затворы подключены к шинам первого и второго тактирующих сигна Изобретение относится к областй вычислительной техники, в частности, может быть использовано в многораз рядных арифметических устройствах, выполненных на МДП-транзисторах, вхо. дящих в состав БИС микропроцессоров . и микроЭВМ.Известен блок Формирования в сумматоре переноса с одношинной связью между разрядами сумматора, содержащий элементы И-ИЛИ-НЕ и НЕ 1 . 10Недостатком такого блока является низкое быстродействие при построении многоразрядных арифметических устройств.Наиболее близким к изобретению 15 является блок формирования Сквозного переноса в сумматоре, содержащий в каждом разряде четыре МДН-транзистора, затвор первого из которых под" ключен к входу полусуммы данного разряда блока, исток - к входу переноса данного разряда блока, а сток к выходу переноса данного разряда бло ка, затвор второго МДП-транзистора подключен ко входу произведения дан. ного разряда блока, исток его - к общей шине блока, сток - к истоку третьего МДП-транзистора, сток третьего и исток четвертого МДП-транзисторов соединены с выходом переноса данного разряда блока, а их затворы подключены к шинам первого и второго тактирующих сигналов блока соответственно, сток четвертого МДП-транзистора соединен с шиной напряжения питания блока 12 .35Основным недостатком такого блока является значительное уменьшение быстродействия прн увеличении его разряд. ности, поскольку в худшем случае прохождения .переноса через все раз ряды сигнал проходит через последовательно включенные транзисторы, представляющие распределеннуюкС -цепь задержка в которой увеличивается пропорционально разрядности блока.Цель изобретения - увеличение быстродействия блока; лов блока соответственно, сток четвертого МДП-транзистора соединен с шиной напряжения питания блока, каждый разряд блока дополнительно содержит элемент ИЛИ-НЕ, элемент НЕ и пятый МДП-транзистор, сток которого подключен к истоку третьего МДП-. транзистора, ист 9 к - к шине нулевого потенциала блока, затвор - к выходу элемента ИЛИ-НЕ, первый вход которого соединен с входом переноса данного разряда блока, второй вход с выходом элемента НЕ, вход которого подключен к входу полумассы данного разряда блока.На фиг. 1 представлена структурная схема блока формирования сквозного переноса; на фиг. 2 - пример исполнения многоразрядного сумматора с использованием данного блока Формирования сквозного переноса.Каждый разряд 1 блока содержит четыре МДП-транзистора 2-5, затвор 6 транзистора 2 подключен к входу 7 полусуммы,данного разряда 1 блока, исток 8 - к входу 9 переносаданного разряда 1 блока, а сток 10 - к выходу 11 переноса данного разряда 1 блока. Затвор 12 транзистора 3 подключен к входу 13 произведения данного разряда 1 блока, исток 14 его к шине 15 нулевого потенциала, сток 16 - к истоку 17 третьего транзистора 4, сток 18 транзистора 4 и исток 19 .трайзистора 5 соединены с выходами переноса 11, а их затворы 20.,21 подключены .к входам 22,23 первого и второго такТирующих сигналов блока соответственно, сток 24 транзистора 4 соединен с шиной питания 25. Каждый разряд 1 блока содержит также элемент ИЛИ-НЕ 26, элемент НЕ 27 и МДП-транзистор 28, сток 29 которого подключен к истоку 17 транзистора 4, исток 30 - к шине 15 нулевого потенциала, затвор 31 - к выходу 32 элемента ИЛИ-НЕ 26, первый вход 33 которого подключен к входу переноса 9, второй 34 - к выходу 35 элемента НЕ 27, вход 36 которого Соединен с входом полусуммы 7. Блок работает следующим образом.На вход 7 полусуммы данного разряда 1 блока подают сумму по вой 2 операндов аФЬ 1, на вход 13 произведения - логическое произведение операндов а Ь, на вход 9 переноса инверсию перейоса с 1, на входы 22 и 23 первого и второго тактирующих сигналов подаются потенциалы логического нуля и единицы соответственно, затем переключают сигналы на входах 22 и 23 первого и второго тактирукицих сигналов на логическую единицу и логический нуль соответственно, на выходе 11 переноса формируется сигнал инверсии переноса с 1 == аЬ;Чс;(а;ФЬ;)причем, если а;Ь .1, а а;1 Ь; = 1, то сигнал перейоса распространяется по двум цепям одновременно: через транзистор 2 и через элемент ИЛИ-НЕ 26 и транзисторы 28 и 4. Выигрыш в быстродействии получается за счет того, что транзистор 28 и транзистор 4 являются дополнительными цепями разряда монтажнойемкости, сосредоточенной на выходе переноса 11.На фиг. 2 приведен пример использования блока переноса для пострОения многоразрядного сумматора, каж- дый разряд 3.7 которого имеет входы операндов 38,39, выход 40 суммы и 5 содержит соответствующий разряд 1 блока переноса, два элемента ИСКЛЮ ЧАЮЩЕЕ ИЛИ 41,42, элемент И 43 и элемент НЕ 44, входы 45 и 46, элементов И и ИСКЛЮЧИЗЦЕЕ ИЛИ подкдючены к входу первого операнда 38, входы 47, 48 этих элементов - к входу второго операнда 39, выход 49 элемента И 43 подключен к входу 13. произведения разряда 1 блока перено са, выход 50 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41 подключен к входу 7 полус 3 ммы разряда 1 блока переноса и к первому входу 51 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 42, второй вход 52 которого сое- ЗО дйнен .с входом 9 переноса разряда: бло ка переноса, выход 53 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. 42 соединен с входом 54 элемента НЕ 44,выход 55 которого соеринен с выходом суммы 40.ВхОд цап . реноса, выход 53 элемента ИСКЛЮЧАЮ.ЩЕЕ ИЛЙ 42 соединен с входом 54 эле-. мента НЕ 44, выход 55 которого соединен с выходом суммы 40. Вход перейоса 9 разряда 1 блока переноса первого разряда соединен с шиной 25 на- . 40 пряжения питания, входы 9 переноса остальных разрядов соединены с выходами .11 переноса предыдущих разрядов, входы 22 и 23 первого и второго тактирующих сигналов соединеии с .Вы ходами 56,57 источника 58 тактирующих сигналов.Подав на входы 38, 39 операндн аД, ЬД, 3. = 1,2п получа 4 в 4 на выходах 49,50 элемента И 43 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41 произведение операндов аЬ и полусуммы а; Ь1,2п, которыепоступают на вход произведения 13 и вход 7 полу- суммы разряда 1 блока переноса. Затем источник 58 тактирующих сигналов переключает первый и второй тактирующие сигналы из состояния логического нуля и логической .единицы в состояния логической единицы и логического нуля соответственно, на вход 9 подается напряжение питания, что соответствует отсутствию переноса,. на выходах. 11 формируется сигнал инверсии перейоса, который распростра" няется по цепи переноса. В худшем случае сигнал переноса распространяется от первого до последнего разряда, причем распространение сигнала идет двумя путями в каждом разряде: через транзистор 2 и через элемент ИЛИ-НЕ 26 и транзисторы 28 и 4, причем транзистор 2 является пассивным элементом, но имеет малую задержку распространения сигнала, а элемент ИЛИ-НЕ 26 и транзисторы 28 и 4 обладают усилительными свойствами, но имеют большую задержку распространения. При большой разрядности сумматора сигнал переноса, распространяясь через транзистор 2, проходит несколько разрядов (пока срабатывает элементИЛИ-НЕ 26. и тран. зисторы 4 и 28) и усиливается ими, тем самым устраняется затухание сигнала в цепи переноса, сигнал инверсии переносас 1 .с входа 9 переноса поступает на вход элемента ИСКЛЮЧА-ЮЩЕЕ ИЛИ 42 и на выходе сумматора формируется сумма Б= (а Ф Ь )с 4 = = а;ФЬ.;с где 1 щ 1,2и. Как показал расчет и экспериментальные результаты на образцах СВИС микро 2 ЭВМ, предложенное решение позволяет уменьшить время суммирования 16-разрядиых операндов до 150 нс, что в 8 - 10 раз превышает быстродействие прототипа,1042012 Составитель Н, СлюсарТехред Т.Маточка орректо Редакт олеснико Ти Заказ 7129 дписное илиал ППП Патент, г. ужгород, ул. Проектная 9 Тираж 706 ВНИИПИ Государственного по делам изобретений к 13035, Москва, Ж, Раушск