Преобразователь двоичного кода в двоично-десятичный код

Союз СоветскивСоциалистическихРеспублик ОП ИКАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1 о 742923(088.8) Дата опубликования оиисания 30.06.80(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОЛА В ДВОИЧНОДЕСЯТИЧНБЙ КОД Изобретение относится к автоматике и вычислительной технике и может быть иопользовано при построении устройств преобразов ания информации,Известен преобразователь двоичного кода в двоична-десятичный код, содержащий 5 регистр, разделенный на тетрады, четырехразрядньтй счетчик, накопительный сумматор, блок управления вычитанием, блок анализа знака числа, блок формировании управляющих сигналов 11(10Недостаток известного преобрвзоветеля состоит в большом объеме аппаратуры, что связано с наличием накопительного сумматора.Наиболее близким к предлагаемому по15 технической сущности и достигаемому результату является преобразователь двоичного кода в двоичнс-десятичный код, содержаций сдвиговый регистр, вычитатель и блок управления, выход которого соеди 20 нен с управляющими входами регистра сдвига и вычитателя, первый вход вычитателя соединен с выходом сдвигового ре 2гпстра, Кроме того, это устройство содержит формирователь двоичных эквивалентов и переключатель двоичных эквивалентов 21Недостатком этог о преобразователяявляется относительно большой объем апп аратуры.Цельизобретения - упрощение преобразователя за счет новой реализации блока деления на десять,Поставленная цель достигается тем,что преобразоватечь содержит коммутатор,четырехразрядный сдвиговый регистр идешифратор, первый вход которого соединен с выходом сдвигового регистра, второй вход дешифратора соединен с выходомчетырехрюрядного сдвигового регистра ипервым входом коммутатора, второй входкоторого соединен с выходом вычитателя,первый выход коммутатора соединен свходом четырехразрядного сдвигового регистравторой выход соединен со входомсдвигового ретистра, а третий выход коммутатора соединен со вторым входом вы чите) едя, управплющие вхадь) цеп)15 фратара, чеГь)рехразр 51 ПИОГО спвцтОвата регист)рс) и коммутаторе соединены с выхапом блока ) дав де цяНа фиг. 1 приведена блок-схема преоб-: разавссхеда:, на фцг. 2 и Эсоедццецце асцавцых адаков преобразос)етедя в ре)ееп-. МЕХ ВЫЧЦСПЕНЦЙ ОСТаТКЕ И ВЬ)ЧЗ)СДОЦЦ 51 Ч- стотнатО соатветстветп)0; ца е)иГ 4 - фу 1).;. кцланадьцая схем а каммуте)тООЙ ее шифра- тора и блока управдеп 5151.Преобразовегедь состоит из сдвцговато ретистра 1 имеющего 7), разрядов, сдвиг в котором осуществляется в сторону мдедшХ разр 51 ПОв Выход 77 дев 010 разряде спвигавога регистра 1 соединен со входом уменьшаемого вычцтатедл 2. Выход вычитагелл 2 через коммутатор Э саеп 5 п)ен со входам стершего разряда четырехразрлп= ИОГО се)И 7 ОВОГО регистра 4, спвиГ в кОтО ром т ак жа Осущ с стад яе тс 51 в ст О р 011 у млел- ппх разрядов. Выход ИУевога разряда ре- Гцстра 1 сае)Иеп с первым Вхапам лешпфратора 5 причем значение этога разряда в пепцфратора за)хомццаетсл, На комбцнапцаццу 10 часть деп)ифратаре 5 заведе-. ны сцг)апь) с е)е)ха)хов всех разрлпое 5 ре - гпсГра 1 Выходы пешифраГОаа 5 5)впл 10 т- ся:пи)амц выходе пестии:ой цифры. Вход (1.-1)-го разряда регистре 1 саепип 51 етс 51 через )соммутетор Э дпба с выходом вычцтатепл 2, дцба с вь)ходом нулевого разряда регистра 4 (фиг,.2 и Э), Вход вычцтаемого выпп атолл 2 соединяется через коммутатор Э,пибо с выходом второго разряда регистра 4, дцбо с выходом того разряда ретцстра 4, номер которого, уведдчецпый па )1., кратен четыеэм Выход этОГО разр 5)Г)а обозначает"ф ся символом 40, Быхагх следующего па стар)пцпству разряда регистре 4, дцба вь)хад пулевого разряда ретистра 4 (еспц,.Иводам 60 обозцечсц выход третыхго ;азр 5)па регистра 4) Обозначается сцмвадам 81 . Аналогично выхода) следу)0 П 1 цх по стершнстзу разрядов регистра 4обозначаются ъ и с 5, Вход третьеДга раврлда регистра 4 соединяется черезкоммутатор 3 лцба с выходом вычцтетедл 2, .пцба с выходам пупевога разрлдерегистра 4, Бдак 6 упраадсния состоит(ф 1 г. 4) из счетчика 7, имеющего неменее с 7)с+ 1 состояний, дешцфратора 8 режимов, элемента запрета тактов н элемента ИИ. Оц обеспечивает па тактовойсорин импульсов ца шине 9 и сигналу Выдать цифру на шине 10 7)едт)чие оде ЛУ 16 ЦИУ УПРЕВДК 50)ИХ О 1 Г)1 аДОВ РЕЖИМ В 75 чцсдения остатка (вь 5 ход 11) ца вр мя5 сцедое число, удовлетворяющее условию ) 6 ) 77.Эта 5 седставдение пвоичнога числа может б - .:и 11 получено путем преобразования выа)10)сил В(с ") = Р,(171,ас 1 Р)пап Ез -простом ц О 15 е дед 5 цемся не2923подсчета счетчикам 7 первых М.+4 та)5тавьсх импульсов; режим вычисления честного (выхад 12) не время подсчетасчет п)кам спедующих .и. тактовых импульсов ц режим "11 пфра выдана" (вы 5хае 1 13) пйсдс подсчете стет 1 икамЯ+4тактовых импудьсОв да прихода сиГнала"Выпать циФру".Быа)татеь 2 состоит из камбинира 10 ва)п)ога одноразрядного блока вычитанияц тактирующего триггера задержки. Бешифратор 5 помимо комбинационной части содержит триггер запамтпация значения нулевого разряда регистра 1. Входной15 код поступает не преобразователь по шине14, а двоична-десятиптьй кад результатавырабатывается на шиие 15,Работа предлагаемого преобразователяосуществляется путем деления исходного20 двоичного числа на десять с образованиемостатка, который и представляет собойцифру цз эксивадентнай десятичной последовательности и частного, являющегося иаХОДНЫМ ДВОИЧНЫМ Ч ИСДОМ Д)Я ВЫЧИСЛЕНИЯ25 следующей цифры десятичного эквиваленте,Определение результата деления происходит в два этапа, На первом производитсявычисление двоичного числа, которое буцучи умноженным на пять, совпадает в30 своих мдапш 1 тх разрядах са значениямиразрлдов с первого по йделимого, аво всех более старших разрядах имеетнулевое значение, Эта достигается вычита 1 п 1 ем из исхаднОГО числя, сдвинутОГО35 на опиц разряд вправо двоичного числазцаче)ил нулевого и первого разряпав которого равны нулю, значение второго разряда равно значеЕГцю нулевого разряда образующейся разности, значение третьего50 разряда равно значению первого разрядаабразующейсл разности и т.,д,Результатом вычитания будет чиспо,и еюее в)п(а" - 1)з ") йс =А-15 5 И. - Оезудьтет в).: - :итания;е-и е - частное от деления исходно. 0 чис 1 а 1 а десятьЙ - статок от падения на пятьУМЕ Е 1 ЬШЕ ННОГО ЭДВОЕ ИСХОДНОГа ЧИСЛЗХСдвинув его на опии разряд вправо,вычитают из него двоичное число, первыйи нулевой разряды которого - нули, второй - нулевой разряд образующейся разности, третий - первый разряд образующейся разности и т,д,Заем 00000 меньш яитаемое 0 азностьод 1001 - ест ю рави являкхцего следствием теоремы Форма и свойств сравнений.Второе слагаемое представляет собой периодическую двоичную последовательность, поэтому результат вычитания в 5 своих старших разрядах однозначно опре - - деляет остаток и код, позволякщий скорректировать результат до получения частного, На втором этапе вычитанием корректирующего кода из результата вычислений 10 первого этапа формируется двоичное число, являющееся частным от деления исходного числа на десять.В исходном состоянии регистр 1 обну, лен, триггер задержки в вычитателе нахо 15 дится в нулевом состоянии, дешифратор режимов запрещает выдачу управляюших сигналов из устройства управления. По шине 14 в сдвиговый регистр 1 занесено число, требующее преобразования. По сиг О неду на шине 10 "Выдать цифру", происходит занесение нулевого разряда исходного числа в триггер запоминания нулевого разряда в дешифраторе 5, сдвиг числа в регистре 2 на один разряд вправо, что рав носильно делению числа на два, обнуление регистра 4, обнуление счетчика 7 и блоке управления. Дешифратор 8 режимов устанавливает режим вычисления остатка и через коммутатор 3 происходит следую- зО шее соединение основных блоков преобразователя (фиг. 2).На каждый тактовый импульс происходит сдвиг вправо содержимого сдвиговьк регистров и формирование в них вычитае мого и вычитание с помощью вычитателя 2 двоичного числа. По прошествии %+4 тактов в регистре 1 находится И,младших1разрядов двоичного числа Ап в регистре 4 находится двоичное число, опре-деляемое вторым слагаемым в приведенном выражении, В случае, если содержимое регистра 4 не равно нулк триггер задерж ки вычитателя находится в единичном состоянии, Дешифратор режимов 8 устанавли вает режим вычисления частного и через коммутатор 3 происходит соединение ооновных блоков. преобразователя (фиг. 3). На каждый тактовый импульс происходит сдвиг вправо содержимого сдвиговых регистров и формирование с помощью вычитателя 2 в регистре 1 значения частф ного от деления исходного числа на десять, В регистре 4 сохраняется значение находяшегося в нем кода, По прошествии п. тактов в регистре 1 находится частное 4 к в двоичном коде, в регистре 4 - двоичный код, определяемый вторым слагаемым приведенного выражения, триггср задержки вычитателя находится в нулевом состоянии. Дешифратор ревкомов устанавливает режим "Инфра выдана" и запрещает прохождение тактовой серии на счетчик 7 в устройстве управления. На выходе дешифратора 5 находится двоично+-десятичный код остатка от деления исходного числа на десять. Значения сигналов на выходах комбинационной части дешифратора (С 1, Сг, С 5 ) связаны со значениями сигналов на входах комбинационной части дешифратора (3 о, 11, 1 г, 35 ) выражениями;( 1=8 гг о Ч 66 г , Сз = о Преобразователь находится в состоянииожидания сигнала Выдать цифру" на выдачу следующей цифры десятичного эквавилента. После прохождения количествациклов, равного разрядности десятичногочисла, регистр 1 имеет нулевое значениеи устройство приходит в исходное состояние,Рассмотрим пример преобразования восьмиразрядного числа 1100 1101 (205), Пусть это младшие восемь разрядов некоего больгего двоичного числа, разряды которого начиная с девятого до Кго(К- ) равны нулю. гистр 4 Регистр 1(В даттттом примере вычитатель сохраняет зает 4,от деления па(2-1) (5-В 0001 011 О Разность Резупт,татом является код 0001 0110 (20). Б данном преобразователе увеличениераарядности исходных дВоичных Чиселтребутащих преобразов ания, отражаетсялишь на увепичетппт количества логическихэлементов в спвттговот рет истре числаПри испопьзовапии етзвесгттьтх устротйстВ 20увеличение разрядности исходптгх двоичныхчисегт Отражается В Основном ета количест-"ве логических элементов в етакапттттватоцтемсумматоре. Копетте ство эпеметггов в остальной части как В известном, так и В предпагаемом преобразователе равноценно исоответствует реализации десяти разрядовсдацгового регистра. Пакаппиватотцттйт сум.м агор треЬует ВдВОе болтнего ко,ттетгесгв алогическеех эпемеегов, чем сдвееговый регистр той же разрядттости. Так как в устройствах автоматики тцттрокое распространение поттучает десятичная индикация паэлектронно-лучевых трубках, требуютцаяггоспедоватепьпого вывода десятипевек цифр, 35предлагаемый преобразователь удовлетворяет требованиям по быстродействию,Положительный эффект заключается вуменьшении кол ичества лог тгческих элементов.Экономия количества логических элемеет- дотов составляет 30% дпя десятиразрядногопреобразователя и более для преобразователей большой разрядности,Формула изоб ретепп яПреобразователь двоичного т.Ода в дв; .Бпчн о-десятттеетт,тй код содержащий сдветго"вт-тг ит тво СССРБ 06 Р 5 02, 1972.свттдэте ьг, во СССР5 06 Р 5/02, 1973 1. А вторсто:ф 70 Я ОД в то р с:со ет, ."яя "ч : ч.шифратором),Находттм частное,вьтй регистр, вычитатель и блок управления, выход которого соединен с управляюцттемет Входами регистра сдвига и вычитателя, первый вход вычитатепя соединен сВыходом сд 3 игового регистра, о т л и ч аи щ и й с я тем, чтос целью упрощенияпреобразователя он содержит коммутаторчетьтрехразрядттый сдвиговый регистр идешифратор, первый вход которого соединен с выходом сдвигового регистра, второй вход дещифратора соединен с выходом четырехразрядного сдвигового регистра и первым входом коммутатора, второйвход которого соединен с выходом вычитатепя, первый выход коммутатора соединен с входом четырехразрядного сдвиговсго регистра, Втотой выход соединен совходом сдвигового регистра, а третий выход коммутатора соединен со вторым входом вычитателя, управляющие входы дешифратора тетьтрэхразрядного сдвиговогорегистра и коммутагора соединены с выходом блока управления. И сто чететки информ адепт,принятые во внимание при экспертизейКорректор М. По дяк З 61 ЯЧ 4 Тираж ШЯИПИ Государстве по делам изобре 1 ЗОЭВ, Мо ива, ж-ЗЬ751ого котений Поди иснитета СССР открытийая набд. 4/5 Фипиап ППП "Патент, г. Ужгород, ул. Проектнаи, 4