Устройство для деления

(51)м. Кл.2 6 Об Р 7/39 с присоединением заявки М Государственный кЪмнтет СССР по делам нзвбретений(7) ВтоРЬВ,И.Жабин, В.И.Корнейчук, В.А.Сидоренко ИЭОбр 9 ТЕННЯи В,И.Тарасенко р) Заявитель киевский ордена ленина политехнический институуим. 50-летия Великой Октябрьской социалистическойреволюции. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ 1"2Изобретение относится к области,версным- выходом старшего разрядавычислительной техники и может быть сумматора (2),: применейо в цйфровых вычислительных" недостатком"данного устройства явмашинах, специализированных цифровых ляется низкое быстродействие.вычислительныхустройствах и вычис-. 5 Цель изобретения - повышение быстдительных средах, построенных на боль- родействия устройства. С этой цельюших интегральных схемах. : . в него введентриггер; причем выходыИзвестно устройство для деления, регистра делимого соединены со втов котором время выполнения операциирой группой входов сумматора, а перделения пропорционально и 11. . 1 О вый и второй информационные входыНедостатком известного устройства регистра делймого соединены с первойявляется невысокое быстродействие и второй информацйоннымишинами соотпри работе в реальном масштабе вре веФственно,прямой и инверсный вымени. ходы старшего разряда сумматора соеНаиболее блйзким по технической 15 динены со вторым И третьим входамисущности к предлагаемому является " управления"регистра делителя и с перустройство, содержащее сумматор,ре- . вым и вторым входайи триггера, пергистр делителя, регистр делимого, де- вый и второй выходы которого соединешифратор, элемент ИЛИ, регистр час- нысоответственно с третьим и четтного, первый и второй входы управ вертым входами дешифратора, третьяления которого соединены соответст-.и четвертая информационные шинывенно с первым и вторым выходами де- соединены соответственно с первой ишифратора, выходы которого являются второй группой информационных входоввыходами устройства, выход элемента регистра делителя и регистра частноИЛИ соединен с первым входом управ- го, выходы которого соединены сления регистра делителя, выходы кото- третьей группой входов сумматора,рого соединены с первой группой ин- первая шина управления соединена соФормационных входов сумматора, пер- входом управления сумматора и с четвый и второй входы дешифратора сое- вертым входом управления регистрадинены соответственно с прямым и ин- ЗО делителя, вторая шина управления сое"3 662938 4динена с первым входом элемента ИЛИ, входы 8,9 и 10,11 одновременно, т.Е,счетным входом триггера, входом уп- в каждый момент времени на входы по равления регистра делимого и третьим, ступают разряды делимого и делителя входом управления регистра частного, с одинаковыми весами, третьй шина управления соедийена со На величины А и В накладываются вторым входом элемента ИЛИ, пятым вхо- спедующие ограничения: " дом управления регистра делителя, 5 ОсАс 1/2, 1)2 с 3 с 1. " четвертым входом управления регистраПринцип работы Устройства заключачастного.ется в следующем. В исходном состояна чертеже изображена структурна нии в младшем разряде регистра 3 записхема предлагаемого делительного Уст- единица а все остальные регистсана1 ройства. ры, блок суммирования 1 н триггер 5Устройство содержит (и+6) Разряд установлены в нулевое состояние, В ный блок суммирования 1 (и"разряд- каждом цикле вычислений на тактирую- ность исходных операндов),(п+3) Раз е входы 14,15 и 16 поочередно порядный регистр 2 делителя и-Разряд- ступают соответственно тактирующиеный "регистр делймого 3, и-Разрядный 15 сигналы у у и у . К началу кажсигналы у 12 Э регистр 4, частного, триггеР 5, дешиф дого 1-го цикла вычислений (1=1,2 ратор б, элемент ИЛИ 7, информацион- п+3) на входы 8,9 и 10,11 поступают ные шины 8-11, выходы устройства 12) цифры очередных разрядов соответствен, шины управления 14-16.но а" и Ь. В первом такте цикла деБлок суммирования 1 имеет ц п имеет епь 20 ления сигнал у со входа 14 поступано а сдвига содержимого на два разр д в азяает на цепь сдвига блока суммирования влево, Регистры 2,3 и 4 имеют цепи 1 и на цепь приема кода регистра 2, вйдачи прямого и дополнительного ко В результате этого содержимое блока дов и цепи сдвига на один разряд ммирования 1 сдвигается на два Развлево. Регистры 2 и 4, кроме ,о о 25 яда влево, а к младшему разряду рег су имеют цепи. приема кода. Юад Раз" гистра 2 прибавляется значение очеряды регистров 2 и 4 являются сумми" редного разряда Ь. Если Ь; 1 (приРующими, а остальные Разряды этих Ре- сутствует сигнал на входе 10), то вы" гистров имеют цепь распространениячитается единица из младшего разрядапереноса ДешифратОр б может ыть 30 регистра 2, Если Ь, =1 (присутствует пОстроЕн в соответствии с системойсигнал на вхоДе 11), то прибавляется пеРеключательных ФУнкций вида: единица к ла ае разряду регистра 2т Р( а если Ь=0 (сигнал на входах 10 и 11 1отсутствует), то регистр 2 не изме 2 Р Чц няет своего состояния, Таким образом, где Е- Функция 1-го выхода (1=1;2) в регистре 2 происходит накоплениеделителя В. Во втором такте цикла де- значение старшего разряда ления сигнал У 2 с входа 15 поступает блока суммирования 1 с весом 2 ; . на цепь приема кода триггера 5, чер э Р2 5 еЯ - значение состояния тригге- элемент ИЛИ 7 поступает на цепи выдаа 5 40чи кодов регистра 2 и на цепи выдачи , ра . е Исходные операции А и В и резуль- кодов и сдвига регистров 3 и 4. В тат Х представлены двоичным избыточ- результате этого в блоке суммирования ныл иодом с цифрами 1,0,1. При этом 1 происходит суммирование содержимого операнды А и В и результат Х ймеют этого блока с кодами, поступающйми с4 выходов регистров 2,3 и 4, а в триги гер 5 записывается предыдущее состо- А=К о;2 янке старшего разряда блока суммирования 1 (одновременное суммирование . в блоке суммирования 1 и запись пре-1 ,50 дыдущего состояния старшего разрядаи этого блока в триггер 5 возможны, Х=Х. Х; 2 так как блок суммирования 1. является сдвигающим и, следовательно, каждый где а(,Ь;,х,ЕД,О, 1. Разряд этого блока должен быть по- , Каждый разряд числа в избыточном 55 строен на паре триггеров или на представления кодируется двумя цифра- триггерах с внутренней задержкой). ми из множества 1,0,1. При этом При этом код на выходах регистра 2 цифре 1 соответствует сигнал на входезависит от предыдущего состояния 8 или 10, или на выходе 12. Цифре 1 старшего разряда (знака) блока сумсоответствует сигнал на входе 9 или мирования 1, Если в этом разряде за, или выходе 13, Цифре 0 соответ- писан нуль (поЛожительный знак),то ствует отсутствие сигналов на входах из регистра 2 выдается дополнитель,9, на входах 10,11 или на выходах ный код, а если в этом разряде эапи,13. Ьана единица (отрицательный знак), тоКоды делимого А и делителя В посту- из регистра 2 в блок суммирования 1пают поразрядно соответственно на бб передается прямой код. Код на выходахПри па 32 применение в вычислительной среде предлагаемого устройства роэволяет увеличить быстродействие в 32/4 а 8 раз. Б бб 2938 6 регистра 3 зависит от сигналов на цикла вычислений после поступления входах 8 и 9. Если присутствует сиг- разрядов делимого и делителя с весом нал на входе 8 ( а, 1), то из регист 1 . Поэтому, для получения частного ра 3 выдается дополнительный код, а с точностью 2 " необходимО выполнить если присутствует сйгйал на -вхбде 9 и+3 циклов вычисления,(а;:1) - выдается прямой код. При от- Рассмотрим работу устройства на сутствии сигналов на входах 8 и 9 5 примере. Пусть Р. (25/б 4)дес,= код из регистра 3 не выдается, Код на =(0,111111)изб., В (43/64)дес.= выходах регистра 4 зависит от значе- (0,11 Т 011)иэб. Для этих значений ний сигналов на входах 10 и 11, Если операндов п=б, поэтому необходимо присутствует сигнал на входе 10 выполнить 9 циклов вычислений. Про(Ь 1 =1), то из регистра 4 выдается 10 цесс вычислений иллюстрируется таблипрямой код, а если присутствует сиг- цей состояний блока суммирования, ренал на входе 11 (Ь,=1) - выдается гистров и триггера устройства. Редополнительный код, При отсутствии зультат вычислений для этих значений сигналов на входах 10 и 11 код иэ исходных операндов Х(001,101111)изб. регистра 4 не выдается, )5 =(3.7/б 4)дес.Одновременно с этим содержимое(зе" Иэ рассмотренного примера видно, гистров 3 и 4 сдвигается на один раз- что для получения результата с точряд влево (одновременная выдача ностью 2 ", необходимо выполнить кодов из этих регистров и сдвиг их Т и+3 циклов вычислений. Отношение содержимого возможны, так как регист-быстродействия известного и предлагары 3 и 4 являются сдвигающими и сле емого устройства составляет: довательно, каждый разряд этих регистров должен быть построен на паре иъВ, 2 птриггеров или на триггерах с внутрен- Т, й.+ Ъ ней задержкой) При выдаче дополнипр. тельного кода из регистров 2,3 и 4 Йна входы свободных (не связанных сЕсли принять па 32, что соответвыходами регистров , и ) разрядоввыходами регистро 2 3 4)ствует показателям современных ЦВМЮ блока суммирования 1 подаются единичтоные сигналы и,. кроме того, на входмладшего разряда подается еще один 30"иэъ. единичный сигнал . Перед началом тре- Тпр тьего такта цикла вычислений дешифра-.аналиэирует оя тригге следовательно ра 5 и старшего разряда блока. сумми- предлагаемого устройства выше быстРования 1 и на выходах дешифратора б 35 родействия известного устройства при появляется код очередного разряда . работе в реальном масштабе времени частного х;, который поступает на вы- в 18 Разходы 12 и 13 частного. В третьем так- Определим задержку, вносимую К те цикла деления сигнал у с входа УстРойствами при использовании их вЭ16 поступает на цепь приема кода ре вычислительной среде. Как было покагистра 4, на цепь сдвига регистра 2 зано, после прихода разрядов дели 40и через элемент ИЛИ 7 - на цепи выда- мого и делителя с весом 2;1, разряд чи кодов регистра 2, В результате частного с весом 2 1 появляется через этого из регистра 2, в соответствии 3 цикла вычислений. Таким образом,очесо значением старшего (знакового) редной разряд, полученный на выходе разряда блока суммирования 1, в блок 45 Устойства, обрабатывается другим устсуммирования 1 выдается прямой или Ройством в следующем цикле, следовадополнительный код, а к младшему раз- тельно задержка, вносимая одним устРяду Регистра 4 црибавляется значение Ройством, составляет 4 цикла. Задержочередного разряда х;, При этом, ес- ка, вносимая К Устройствами, будет ли присутствует сигнал на выходе 50 составлять Ыпр=4 Кциклов.12 (х(Л), то вычитается единица изТаким образом, выигрыш в быстро- младшего разряда регистра 4. Если действии при использовании в вычисли- присутствует сигнал на выходе 13 тельной среде предлагаемого устрой(х; 1), то прибавляется единица в ства по сРавнению с известным будет младший разряд регистра 4, а если 55 определяться выражением: сигналы на выходах 12 и 13 отсутству 1 ют (х 0), то регистр 4 не изменяетсвоегО состояния. Таким образом, врегистре 4 происходит накоплениечастного Х. Одновременно с этим содер- б(жимое регистра 2 сдвигается на одинразряд влево. На этом заканчиваетсяодин цикл вычислений. Разряд частного с весом 2 1 появляется через 3000010101гл с с 1;ю./ 00,00010000 ИС ООООООООО ОООООО ОООО 1 .2, - оо662938 Формула изобретения ставитель А.Уткхред З.Фанта Веселкина С.Патрушева едакт орр. Заказ 2701/50 Тираж 779Подписно ЦНИИПИ Государственного комитета СССР пО делам изобретений и открытий 1130 35, Москва, З(-35, Раушская наб., д.4/5илиал ПП Патент ород, ул.Проектная,4 Устройство для деления, содержащее сумматор, регистр делителя, регистр делимого, дешифратор, элемент ИЛИ, регистр частного, первый и второй входы управления которого соединенысоответственно с первым й вторым выходами дешифратора,выходы которого являются выходами устройства, выход элемента ИЛИ соединен с первым входом управления регистра делителя, выходы которого соединены с первой группой информационных входов сумматора, первый и второй входы дешифратора соединены соответственно с прямым и инверсным выходом старше го разряда сумматора, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, в него введен триггер, причем выходы ре-гистра делимого соединены со второй 20 группой входов сумматора, а первый и второй информационные входы регистра делимого соединены с первой и второй информационными шинами соответственно, прямой и инверсный выходы 25 старшего разряда сумматора соединены со вторым и третьим входами управления регистра делителя и с первым и вторым входами триггера, первый и второй выходы которого соединены соответственно с третьим и четвертым входами дешифратора, третья и четвертая информационные шины соединены соответственно с первой и второй группой информационных входов регистра делителя и регистра частного, выходы которого соединены с третьей группой входов сумматора, первая шина управления соединена со входом управления сумматора и с четвертым входом управления регистра делитЕля, вторая шина уйравления соединена с первым входом элемента ИЛИ, счетнйм входом триггера, входом управления регистра делимого и третьим входом управления регистра частного, третья шина управления соединена со вторым входом элемента ИЛИ, пятым вхОдом управления регистра делителя, четвертым входом управления регистра частного.Источники информации, принятые вовнимание при экспертизе1. авторское .свидетельство СССР Р 396689, кл. С 06 Р 7/39, 1973.2. авторское свидетельство СССР 9 485447, кл, 6 06 Р 7/39, 1975,