Устройство для вычисления функции

ри 662937 Своз СфватююкСфирвалистнческикВеслублил ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(51)м. к . 6 06 Р 7/38 Государственный комитет СССР но делам изобретений и открытий(Киевский ордена Ленина политехнический институт71) Заявитель им,50-летия Великой Октябрьской социалистическойреволюции(54) устРОЙстВО для Вычисления Функции у=т Предлагаемое изобретение относится к области цифровой вычислительной техники И может быть использовано в цифровых вычислительных машинах н устройствах, построенных на основе больших интегральных схем.Известно устройство для вычислейня функции 7=2", содержащее два сумматора, регистры и счетчики Ц . Недостат ком этого устройства является. относительно низкое быстродействие.Наиболее близким к изобретению по своей технической сущности является устройство, содержащее входной и выходной регистры, первый и второй сум маторы, регистр сдвига, блок сдвига и шифратор, вход которого соединен с выходом регистра сдвига, выход входного регистра соединен с первым входом первого сумматора, выход которого соединен с первым входом входного регистра, первый и второй входы второго сумматора соединены.с выходами блока сдвига и выходного регистра соответственно, а выход соединен с первым входом выходного регистра 2).Недостатком известного устройства является невозможность выполнения вычислений, когда в устройствопоступили еще не все разряды входного сло 2ва, например, когда входная информация поступает последовательно разряд эа разрядом с цифровых измерительных приборов поразрядного уравновеШивания или преобразователей аналог-код. Это снижает быстродействие системы.другим недостатком известного устрой.ства является сложность его интегрального исполнения, связанная с болБшим числом вйешпих выводов,Предлагаемое" устройство отличается от известного тем, что оно содержит первый коммутатор, первый и вто-, рой входы которого соединены с выходами шифратора и регистра сдвига соответственно, а выход соединен со вторым входом первого сумматора, первый и второй элементы И, первый и второй элементы запрета, элемент задержки, триггер и второй коммутатор, входы которого соединены с выходами регистра сдвига и выходногб регистра соответственно, первый выход второго коммутатора соединен с первым входом первого элемента И и с запрещающим входом первого элемента запрета, первый вход которого соединен с выходом триггера, первый вход которого соединен со вторым выходом второго коммутатора, а второй вход - со вторымивходами Первых элементов И запрета и через элемент"задержки -со входомрегиСтрасдвига. Третий вход первого - коммутатора соединен с первым входомвторого элемента И, выход которогосоединен со вторым входом выходногорегистра, а второй вход - со вторымвходом входного регистра и с выходомвторого элемента запрета, запрещающий вход которого"соединен с выходомзнакового. разряда первого сумматора,входы блока сдвига соединены с выхо Одами регистра сдвига и выходного ре гистра соответственно.На чертеже изображена структурнаясхема устройства для вычисления функции У=Ю", )5В состав устройства входят входной регистр 1, первый сумматор 2,регистр сцвига 3, шифратор 4 и первый коммутатор 5. Выходы входногорегистра 1 связаны с и рвыми входами 20первого сумматора 2, вторые входыкотоРого подключены к выходам коммутатора 5 Выходы сумматора 2 соеди"йены "со входами" регистра 1"Регистр сдвига 3 содержит (и+3)разрядов Выходы первых и его разрядов связаны со входами шиФратора 4и коммутатора 5. Выходы шйфратора 4подключены ко вторым входам коммутатора 5.30В состав устройства входят такжевыходной регистр б, второй. сумматор7, блок сдвига 8 и второй коммутатор9, Выходы выходного регистра б подклю.чены к первым входам второго сумматора 7, к информационным входам блока сдвига 8 и ко входам второго комму.татора 9. Выходы регистра сдвига 8связанысо вторыми входами сумматора7, выходыкоторого подключены ко входам выходного регистра б. Выходы ре-. 40гистра сдвига 3 подключены к управляющим входам блока сдвига 8 и коммутаоре 9. Выход каждого х-го разрядарегистра сдвига 3 связан с управляющим входом сдвига на 1 разрядов блока сдвига 8, который предназначен длясдвига кода от одного до и разрядов,Поэтому к его управляющим входамподключены первые и разрядов регистрасдвига 3. 50В состав устройства также входятэлементы запрета 10,11, элементы И12,13, триггер 14 и элемент задержки15, Выход элемента задержки 15 связансй цепью сдвига регистра сдвига 3,Знаковый разряд сумматора 2 связан синверсным входом элемента запрета 10,выход которого подключен к цепи приема кода входного регистра 1 и к первому Входу элемента И 12. Высод элемента И 12 связан с цепью приема ко- Е)да выходйого регистра б. Первый выходкоммутатора 9 подключен ко входу эле.мента И 13 и к инверсному входу эле-мента запрета 11. Второй выход коммутатора 9 подключен,к информационному 65 входу триггера 14, выход которого связан со входом элемента запрета 13.Устройство также содержит информационные входы 16,17, управляющие входы 18-20 и выходы 21,22. Информационные входы 16,17 подключены к управляющим входам коммутатора 5. Управляющий вход 18 связан со входом элемента запрета 10. Управляющий вход 19подключен к третьему управляющему входу комМутатора 5 и ко второму входуэлемента И 12,Управляющий вход 20 связан с управляющим входом триггера 14 и входамиэлемента запрета 11 и элемента И 13,выходы которых соединены с выходами21,22. Кроме того, управляющий вход20 соединен со входом элемента за.держки 15.Сумматоры 2,7 могут быть комбинационными, Входной и выходной регистры могут быть построены на основетриггеров с внутренней задержкой.Входной регистр 1 содержит и разрядов,а выходной регистр 6 содержит (и+2)разряда, причем двафстарших разрядапредназначены для хранения целойчасти результата,.В шифраторе 4 записаны в дополнительном коде константы и(1+2 ),где 1, = 1,2;и,Коммутатор 5 содержит и группэлементов И, по три элемента в каждойгруппе, Первый вход первого элементаИ 1-й группы подключен к выходу(1-1)-го разряда регистра сдвига 3.Первый вход второго элемента Икаждой 1-й группы. связан с выходом1-го разряда регистра сдвига 3, Первый вход третьего элемента,И каждой3.-й группы подключен к 1-му выходушифратора, Вторые входы элементовИ всех трех групп связаны соответственно с информационными вхо,",ами16,17 и управляющим входом 19. Выходы элементов И каждой группы объединяются с помощью элементов ИЛИ,Коммутатор 9 построен из (и+2 групп элементов И. Каждая группа состоит из двух элементов И. Первый вход первого элемента И каждой 1-й группы связан с выходом 1-го разряда выходного регистра 6. Первый входвторого элемента И каждой 1-й группысвязан с выходом (1+1)-го разряда .выходного регистра 6 (предполагается, что старшие разряды выходного регистра б имеют меньшие номера). Вторые входы элементов И каждой 1-й группы связаны с выходом (1+1)-го разряда регистра сдвига 3. Выходы первых элементов И всех групп объединены с помощью элементаИЛИ, выход которого Подключен ко входу элемента И 13, Выходы вторых элементов И всех групп объединяются с помощью элемента ИЛИ, выход которого соединен с входом триггера 145 6629Предлагаемое устройство работаетследующим образом,В начальном состоянии в первомразряде регистра сдвига 3 записанаединица, в остальных разрядах - нули.В выходном регистре б записано число,равное единице, т.е. во втором разряде записана единица. Входной.регистр 1 установлен в нулевбе состояние.Вычисление функции У=Я" осуществляется в (и+3) циклах, каждый из 10которых состоит из шести тактов,К началу первого такта каждого1-го цикла на информационные входы16,17 поступают сигналы, значения которых характеризуют значение очередно 5го разряда операнда (операнд поступает,.начиная .со старших разрядов).Если единичный сигнал поступает наинформационный вход 16, то очереднойразряд "операнда численно равен 2. 20Если единичный сигнал поступает наинформационный вход 17, то очереднойразряд операнда численно равен 1, Вслучае, если единичный разряд не по.-ступает ни на оДин из информационныхвходов 16,17, очередной разряд операнда численно равен О, Значение операнда ограничено Охй 1.В первом такте по управляющемусигналу, поступающему на управляющийвход 18, производится прием в регистр 1 кода с выхода сумматора 2.Этот код численно равен сумме кода,записанного в регистре 1 к началупервого такта,и кода, записанного врегистре сдвига 3. В этом случае,если единичный сигнал поступает наинформационный вход 16, в (1-1)-йразряд содержимого входного регистра 1 прибавляется единица. Если единичный сигнал поступает на информационный вход 18, единица прибавляетсяв 1-й разряд содержимого входногорегистра 1. Если же на информационных входах 16,17 присутствуют нули,содержимое регистра 1 не меняется, 45К началу второго такта сигналы с информационных, входов 16,17 снима" ,ются, а на управляющем входе 19 устанавливается единичный сигнал, кото" рый присутствует до конца 1-го Цикла вычислений.Во втором, третьем, четвертом и пятом тактах управляющий сигнал поступа" ет также на управляющий вход 18. По 55 этому сигналу в регистр 1 производит,ся прием кода, значение которого равно алгебраической сумме кода, находившегося в регистре 1 к. началу такта и константы -8 п (1+2 ф), которая выбирается из шифратора 4 единичным сигналом с выхода 1-го разряда регистра сдвига. Если же значение этого кода оказывается отрицательным (о чем свидетельствует единица в знаковом разряде сумматора 2), элемент запре 37 бта 10 запрещает прохождение сигналов на прием кода в регистр 1.В результате, по окончании пятого такта в регистре 1 входного слова образуется минимальный,лоложительный остаток от вычитания из содержимого регистра 1 от орной до четырех констант -3 я (1+2 " ) .Сигналы с выхода .элемента запрета 10 через элемент И 12 разрешают прием кода с выходов второго сумматора 7 в выходной регйстр 6.В выходном регистре 6 осуществляется прием кода, значение которого равно сумме кода, который был записан в выходном регистре б к началу такта, и этого же кода, сдвинутого вправо на.1 разрядов.В шестом такте по управляющему сигналу, поступающему на управляющий вход 20, производится выдача информации на выходы 21,22. При этом на один вхоД элемента И 13 и инверсный вход элемента запрета 11 поступает значение (1-1)-го разряда выходного регистра 6 (выход информации производится, начиная с 2-го цикла). В триггере 14 к этому времени зафиксировано, значение этого же разряда результата, которое было записано в выходном регистре 6 к началу 1-го цикла.Если единичный сигнал присутствует на выходе 21, это свидетельствует о том, что очередной разряд требуемого значения функции У=8" численно ранен 2. В случае, если единичный сигнал появится на выходе 22, очередной разряд требуемого значения функции численно равен 1. Если же единичный сигнал не появится ни на одном из выходов 21,22, это свидетельствует о том, что очередной разряд требуемого значения Функции численно равен О.По окончании управляющего сигнала, поступающего науправляющий вход 20, содержимое 1.-го разряда выходного регистра б записывается в триггер 14. Кройе того, производится сдвиг информации в регистре:сдвига 3. вправо на один разряд. Яа этом оканчивается один цикл вычислений.В результате выполнения (и+3) цик" лов на выходах 21,22 формируетсяпоследовательно разряд за разрядом требуемое Значение функции У=Я ,представленное избыточным двоичным кодом с цифрами 0,1,2 в каждом разряде,Рассмотрим работу устройства на примере.Пусть необходимо вычислить функ" цию 7=8" в точке х = 0,022102. Разрядность представления операнда и результата п=б.В табл. 1 показаны значений коне таит - 0 а .(1+2 ), где 1=1,2,3,4,5,6, значения которых выражены в допол" нительном коде.7Таблица 1 662937 в Функции иллюстрируется в табл.2,3 в каждом цикле вычислений,В табл,2 показаны состояния регистра сдвига 3, входного регистра 1, сложение двух чисел на сумматоре 2 в первых шести циклах вычислений, так как п=б и операнд поступает на входы устройства только в первых шести циклах. Процесс преобразования аргумента в каждом цикле показан до тех пор, пока остаток от алгебраического сложения содержимого регистра 1 и констант не становится отрицательным и прием кода в регистр 1 не производится. ебуемого значени числ ен л 1 ООООО662937 10 Пролоакеняе таблицы 3 Номер Номер Вход Вход Регистр 1цикла такта )6 17 Сумматор 2 Рег)Остр сдвига 3 0,000010 1 -- О,ОООО 10 1 111110,111111 000000100 единичныйИ 12 В 1-Мчает, чтовыходногос этим жерядов вира табл.З п регистра суммиров акт, ког тр б не едено след ния выход, прооре, прив выходной не показан ение: А -1,000000- вЮ 1,ОООООО 00 010000000 00 000111 ного цесс чем реги и вв казаны состо б, триггера ния на сумма а прием кода роизводится, у)ощее обозна сигнал на выход цикле вычислен суммирование со регистра б прои числом, сдвинут е элемента ий Он озн держимого зводится ым на 1 ра010101 10,0101 6 000001 0 0 7 . 6 000000010 0,010101 0 0000000 10,010 0 10101 9 ле В результате выполнения 9 циклов вычислений на выходах устройства по. следовательно разряд эа разрядом сформировался код 01,210101==/УО ю 010101/2=2 г 328/уЗначение аргумента х:0,022102: :/О, 110110 ф/О, 845/10 .Табличное значение 0 Я 42 ю 32798.Из рассмотренного примера видно, что значение функции в предлагаемом устройстве вычисляется в (и+3) циклах, причем, благодаря совмещению во времени процессов поразрядного ввода операнда и вычисления очередных цифррезультата, старшие разряды требуемого "значения функции, которые несут большую информацию о нем; вычислаются в первых циклах. Это позволяет эффективно испольэовать предлагаемое ,устройство в системах управления процессами в реальном масштабе времени, козла процесс Формирования цифр операнда ограничен внешними Факторами, а управляющее воэдействие дляисполнительного органа системы управления формируется непосредственно по резуль татам вычислений, Определим время,необходимое для Формирования и отра 40 ботки этого управляющего воздействия.В предлагаемом устройстве старшийразряд требуемого значения функциивычисляется во втором цикле и исполнительный орган системы управления45 начинает отрабатывать полученное управляющее воздействие. Для опреденности полагаем, что время отработки управляющего воздействия исполнительным органом системы управления50 1 (и+3)1, где- период поступленияцифр операнда. Тогда время Формирования и отработки управляющего воздействия Т 1 =2+ц,Предположим, что при п=301 =401,Тогда для известного устройства (2)получим Т=601+1=1001, а Т 1=21+401:==421. Таким образом, в данном случае,предлагаемое устройство позволитуменьшить время Формирования и отработки исполнительным органом системыуправления в 2,5 раза. Кроме того,предлагаемое устройство позволитувеличить быстродействие при работев вычислительной среде. Пусть последовательно соединены К устройств, вре 65 мя вычислеиия в каждом иэ которыхЦНИИПИ Тираж 7 аз 2702/50подписное 13 6629 равно 1 ь (и+3) 1. В этом случае на выходе, например, первого устройства в третьем цикле появится старшая цифра результата и второе устройство начинает вычисления, начиная с четвертого цикла, Тогда время вычислений К функций равно Тв(п+Зк)1,что 5 при Ка 10, а и=30 составляет Т =601,Для известного устройства 2 Т =300 1. Таким образом в данном случае.предлагаемое устройство позволит повысить быстродействие при работе в 10 вычислительной среде в 5 раз, Кроме того, поразрядный ввод операнда и вывод результата, позволяет значительнс уменьшить количество внешних связей.15Это обусловливает возможность реализации предлагаемого устройства в виде большой интегральной схемы,Формула изобретения Устройство для вычисления функцииУ=В, содержащее входной и выходнойрегистры, первый и второй сумматоры,регистр сдвига, блок сдвига и шифратор, вход которого соединен с выходом регистра сдвига, выход входногорегистра соединен с первым входомпервого сумматора, выход которогосоединен с первым входом входного ре гистра, первый и второй входы второ-го сумматора соединены с выходами блока сдвига и выходного регистра соответственно, а выход соединен с первым входом выходного регистра, о тл и ч а ю щ е е с я тем, что, с цельюувеличения быстродействия,уменьшения числа внешних выводов,37 .,14ьно содержит первы коммутатор, первый и второй входы которого соедй" нены с выходами шифратора и регистра сдвига соответственно, а выход соединен со вторым входом первого сумматора, первый и второй элементы И, первый и второй элемейты запрета, элемент задержки, триггер и второй коммутатор, входы которого соединены с выходами регистра сдвига и выходного регистра соответственно, первый выход второго коммутатора соединен с первым входом первого элемента И и с запрещающим входом первого элемента запрета, первый вход которого соединен с выходом триггера, первый вход .которого соеди" нен со вторым выходом второго коюутатора, а второй вход - со вторыми входами первых элементов И запрета и через элемент задержки - со входом ре" гистра сдвига, третий вход первого коммутатора соединен с первым входом второго элемента И, выход которого соединен со вторым входом выходного регистра, а второй вход - со вторым входом входного регистра и с выходом второго элемента запрета, запрещающий вход которого соединен с выходом знакового разряда первого сумматора, входы блока сдвига соединены с выходами регистра сдвига и выходного регистра соответственно. Источники информации, принятые во внимание при экспертизе1, Авторское свидетельство СССР Р 378864, кл. 6 06 Г 7/38, 1972.2. Байков В.Д., Смолов В.Б. Аппаратурная реализация элементарных функций в ЦВМ. Из"во Ленинградского университета, 1975. Филиал ППП фПатентг.Ужгород,ул Проектная,4