Многопортовое запоминающее устройство

(19 51)5 6 11 С 7/00, 11/4 ИСАНИЕ ИЗОБРЕТЕНИЯ 6 ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬ(71) Институт точной механики и вычислительной техники им, С.А.Лебедева(57) Изобретение относится к вычислительной технике, в частности к полупроводниковым устройствам на биполярныхтранзисторах, и может быть использовано вэлектронных устройствах с параллельнойобработкой данных. Цель изобретения - повышение быстроде 1 ствия, помехозащищенности. Устройство содержит бистабильный элемент 1 хранения, й портов 2 записи, буфферный дифференциальный усилитель 3, М портов 4 считывания, дешифраторы 5-15-М записи строк, дешифраторы 6-16-М записи столбцов, дешифраторы 7-17-М считывания строк, дешифраторы 8-18-М считывания столбцов. Введение буфферного дифференциального усилителя 3, а в бистабильный элемент 1 хранения двух дополнительных транзисторов 9-4, 9-5 и четырех дополнительных резисторов 10-1, 10-3, 10-5, 10-7 позволяет развязать бистабильный элемент хранения от входных емкостей и токов нагрузки портов 4 считывания, а также развязать выходные емкости портов 2 записи от коллекторов транзисторов 9-1, 9-2. бистабильного элемента хранения, избежать режима насыщения транзисторов 9-1, 9-2 бистабильного элемента хранения в режиме записи и использовать источник питания с меньшим номиналом напряжения. 2 з.п. ф-лы, 2 ил.Изобретение относится к вычислительной технике, в частности к полупроводниковым устройствам на биполярных транзисторах, и может быть использовано в электронных устройствах с параллельной обработкой данных, Известно многопортовое запоминающее устройство, имеющее несколько портов по записи и несколько портов по считыванию с возможностью записи и считывания по всем портам втечение одного цикла 1. К недостаткам данного устройства можно отнести дублирование запоминающих ячеек при расширении портов считывания, что приводит к значительному ухудшению статических и динамических параметров запоминающего устройства при количестве портов считывания более двух.Наиболее близким по технической сущности к предлагаемому является многопортовое запоминающее устройство, содержащее бистабильный элемент хранения, й портов записи и М портов считывания с однофазными и парафазными координатными управляющими входами, причем однофазные и парафазные координатные управляющие входы портов записи и однофазные координатные управляющие входы портов считывания подключены к выходам соответствующих дешифраторов, одноименные парафазные координатные входы портов считывания объединены между собой, выходы портов считывания являются выходными шинами устройства, бистабильный элемент хранения выполнен на дифференциальном усилителе, к коллекторам первого и второго транзисторов которого подключены первые выводы соответствующих коллекторных резисторов, эмиттеры транзисторов дифференциального усилителя через транзисторный генератор тока подключены к первой шине источника питания 2. Однако в таком известном устройстве все транзисторы портов записи и портов считывания подключены к коллекторам первого и второго транзисторов бистабильного элемента хранения, изза чего образуется большая паразитная емкость в бистабильном элементе хранения, что уменьшает его быстродействие. При подаче тока записи через один из портов записи транзисторы бистабильного элемента хранения находятся в режиме насыщения. За счет подключения к коллекторам первого и второго транзисторов бистабильного элемента хранения цепей записи и считывания за счет токов нагрузки и остаточных токов по цепям записи уменьшается перепад хранения, что приводит к ухудшению запаса помехоустойчивости, а101520 55 25 30 35 40 45 50 также требует номинал питания -4,5 В, отчего растет энергопотребление.Целью изобретения является повышение быстродействия, снижение потребляемой мощности и повышениепомехозащищенности устройства,Цель достигается тем, что в многопортовое запоминающее устройство, содержащее бистабильный элемент хранения, й портов записи и М портов считывания с однофазными и парафазными координатными управляющими входами, причем однофазные и парафазные координатные управляющие входы портов записи и однофазные координатные управляющие входы портов считывания подключены к выходам соответствующих дешифраторов, одноименные парафазные координатные входы портов считывания объединены между собой, выходы портов считывания являются выходными шинами устройста, бистабильный элемент хранения выполнен на дифференциальном усилителе, к коллекторам первого и второго транзисторов которого подключены первые выводы соответствующих коллекторных резисторов, эмиттеры транзисторов дифференциального усилителя через транзисторный генератор тока подключены к первой шине источника питания, введены буферный дифференциальный усилитель на транзисторах, а в бистабильный элемент хранения два дополнительных транзистора и четыре дополнительных резистора, причем парафазные координатные управляющие входы портов считывания подключены к соответствующим выходам буферного дифференциального усилителя, парафазные входы которого объединены с базами соответствующих транзисторов бистабильного элемента хранения, вторые выводы коллекторных резисторов соединены с соответствующими парафазными выходами портов записи и через первый и второй дополнительные резисторы с второй шиной источника питания. Кроме того, каждый из портов записи выполнен в виде дифференциального усилителя на двух транзисторах, эмиттеры которых подключены к однофазному координатному управляющему входу, базы - к соответствующим парафазным управляющим входам, коллекторы - к соответствующим выходам порта записи, а каждый из портов считывания выполнен в виде дифференциальногоусилителя на двух транзисторах, эмиттеры которых подключены к коллектору третьего транзистора, база и эмиттер которого соединены с соответствующими однофазными координатными управляющими входами порта считывания, базы первого и второго транзисторов соединены с соответствующими парафазными входами, а коллекторы являются выходами порта считывания, а дешифратор содержит четыре дифференциальных усилителя на двух транзисторах, четыре генератора тока и два эмиттерных повторителя, причем базы первого и второго транзисторов первого дифференциального усилителя и базы второго и первого транзисторов третьего дифференциального усилителя подключены к 10прямому и инверсному первым парафазным входам соответственно, базы транзисторов первого и второго эмиттерных повторителей соединены с соответствующими прямым и инверсным вторыми парафазными 15входами, их коллекторы - с второй шиной питания, эмиттеры через первый и второй генераторы тока - с второй шиной питания, база первых транзисторов второго и четвертого дифференциальных усилителей соединены с эмиттерами транзистора первого эмиттерного повторителя, базы вторых транзисторов второго и четвертого дифференциального усилителей подключены к эмиттеру транзистора второго эмиттерногоповторителя, эмиттеры транзисторов четвертого дифференциального усилителя через соответствующие третий и четвертый генератор тока подключены к второй шинеисточника питания, коллектор второго транзистора второго дифференциального усилителя подключен к эмиттерам первого и второго транзисторов первого дифференциального усилителя, коллектор второго транзистора четвертого дифференциальногоусилителя подключен к эмиттерам транзисторов третьего дифференциального усилителя, коллектор первого транзистора второго дифференциального усилителя соединен с коллектором второго транзистора первого дифференциального усилителя и через первый коллекторный резистор с коллекторами первых транзисторов первого и третьего дифференциальных усилителей,которые через второй коллекторный резистор подключены к коллекторам второго и первого транзисторов соответственно третьего и четвертого дифференциальных усилителей, коллекторы первых транзисторов первого и третьего дифференциальных усилителей через третий коллекторный резистор подключены к второй шине источника питания, а коллекторы вторых транзисторов первого и третьего дифференциальных усилителей соединены с выходными парафазными шинами дешифратора.Сущность изобретения заключается в том, что введение буфферного дифференциального усилителя позволяет развязать бистабильный элемент хранения от входных 2530354045 50 55 емкостей и токов нагрузки цепей считывания.Введение в бистабильный элемент хранения дополнительных резисторов позволяет развязать выходные емкости портов записи от коллекторов транзисторов бистабильного элемента хранения с помощью коллекторных резисторов. Кроме того, так как перепад хранения бистабильного элемента хранения создается на паре последовательно соединенных резисторов в коллекторных цепях транзисторов, а цепи считывания подключены к дополнительному и коллекторному резисторам, то остаточный ток, существующий в транзисторах цепей записи в режиме полувыбранного адреса, создает сигнал помехи, уменьшенный по отношению к перепаду хранения в отношении суммы номиналов дополнительных резисторов и резисторов коллекторной цепи к номиналу дополнительного резистора,Введение дополнительных транзисторов совместно с резисторами позволяет избежать насыщения транзисторов дифференциального усилителя бистабильного элемента хранения в режиме записи при условии, что перепад записи, создаваемой на дополнительном резисторе током записи, совместно с перепадом хранения, создаваемом на резисторах и коллекторных цепях током хранения, не превышает величины суммы напряжения эмиттерно-базово- го перепада дополнительного транзистора и напряжения насыщения основныхтранзисторов.Введение буфферного дифференциального усилителя, кроме того, позволяет сместить уровни выходных сигналов из бистабильного элемента хранения для обеспечения работы цепей считывания при напряжении питания - ЗВ и тем самым повысить КПД.Использование дешифратора позволяет реализовать многопортовое запоминающее устройство, работающее при номинале питания -3 В в отличие от известных схема памяти, рассчитанных на номинал питания -4,5 или -5,2 В. Это достигается тем, что в дешифраторе прямой и инверсный парафазные выходы снимаются непосредственно с коллектора вторых, транзисторов первого и третьего дифференциальных усилителей, а управление схемами дешифраторов осуществляется парафазно сигналами с уменьшенным логическим перепадом (100- 150 мВ). Назначением третьего коллектор- ного резистора является смещение в отрицательные значения напряжений логического перепада на выходе дешифратора с целью предохранения от режима насыще 1718270ния транзисторов записи портов бистабильном элементе хранения в режиме записи. Сравнение заявляемого технического решения с прототипом позволяет установить соответствие его критерию "новизна". При изучении других известных технических решений в данной области техники признаки, отличающие изобретение от прототипа, не выявлены, потому они обеспечивают заявляемому техническому решению соответствие критерию "существенные отличия".На фиг. 1 представлена функциональная электрическая схема многопортового запоминающего устройства; на фиг, 2 - принципиальная электрическая схема дешифратора,Многопортовое запоминающее устройство содержит бистабильный элемент 1 хранения й портов 2 записи, буферный дифференциальный усилитель 3, М портов 4 считывания, дешифраторы 5-15-й записи строк, дешифраторы 6-16-й записи столбцов, дешифраторы 7-17 М считывания строк, дешифраторы 8-18-М считывания столбцов,Бистабильный элемент 1 хранения выполнен на дифференциальном усилителе, состоящем из транзисторов 9-19-3, дополнительных транзисторов 9-49-5 и резисторов 10-110-7, из которых резисторы 10-1, 10-3, 10-5, 10-7 являются дополнительными. Порты 2 записи выполнены в виде дифференциального усили 1 еля на транзисторах 11-111-й и 12-1.12-й, буферный дифференциальный усилитель 3 выполнен на транзисторах 13-113-3 и резисторах 14- 114-3, Порты 4 считывания выполнены на транзисторах 15-115-М, 16-116-М и 17- 117-М, выходы портов считывания имеют выходные шины 18-1 .,18-М, 19-1.19-М,Дешифратор содержит четыре дифференциальных усилителя на транзисторах 20- 1, 20-2, 21-1, 21-2, 22-1, 22-2, 23-1, 23-2, коллекторные резисторы 24 124-3, четыре генератора тока, выполненные на транзисторах 25-1,25-4 и резисторах 26-126-4, два эмиттерных повторителя на транзисторах 27, 28, первые прямой и инверсный парафазные входы 29-1 и 29-2, вторые прямой и инверсный парафазные входы 30-1 и 30-2, прямой и инверсный парафазные выходы 31 1, 31 2.Базы транзисторов 9-1 и 9-2 бистабильного элемента 1 хранения соединены с парафазными входами буфферного дифференциального усилителя 3, т.е, соответственно с базами транзисторов 13-2 и 13-1, а парафазные координатные управляющие входы считывания, т,е. базы транзисторов 15-115 М и 16-116-М соответственно подключены к выходам буфферного дифференциального усилителя, т.е, к коллекторам транзисторов 13-1 и 13-2 соответственно, Вторые выводы коллектор ных резисторов 10-2 и 10-4 бистабильногоэлемента 1 хранения соединены с соответствующими парафазными выходами портов 2 записи, т,е, с коллекторами транзисторов 11-11-й и 12-112-й соответственно, Од нофазные и парафазные координатные управляющие входы портов 2 записи, т.е.эмиттеры транзисторов 11-1,11-й и транзисторов 12-112-й и базы транзисторов 11-111-й и транзисторов 12-1,12-й под ключены к выходам соответствующих дешифраторов 6-1.,6-й и 5-1,5-й, Однофазные координатные управляющие входы портов 4 считывания, т,е, базы и эмиттеры транзисторов 17-117-М подключены 20 к выходам соответствующих дешифраторов7-17-М и 8-18-М. Причем базы первого и второго транзисторов 20-1 и 20-2 первого дифференциального усилителя и базы второго и первого транзисторов 22-2 и 22-1 25 третьего дифференциального усилителяподключены к входам 29-1 и 29-2 соответственно, базы транзисторов 27 и 28 первого и второго эмиттерных повторителей соединены с соответствующими парафазными вхо дами 30-1 и 30-2, их эмиттеры через первыйи второй генераторы гока - с второй шиной источника питания, Бэзы первых транзисторов 21-1, 23-1 второго и четвертого дифференциальных усилителей соединены с 35 эмиттерами транзистора 27 первого эмиттерного повторителя базы вторых транзисторов 21-2, 23-2 второго и четвертого дифференциальных усилителей подключены к эмиттеру транзистора 28 второго эмит терного повторителя. Змиттерытранзисторов 21-1, 21-2 второго дифференциального усилителя и эмиттеры транзисторов 23-1, 23-2 четвертого дифференциального усилителя через соот ветствующий третий и четвертый генераторы тока подключены к второй шине питания,Коллектор второго транзистора 21-1второго дифференциального усилителя подключен к эмиттерам первого и второго тран зисторов 20-1 и 20-2 первогодифференциального усилителя, коллектор второго транзистора 23-2 четвертого дифференциального усилителя подключен к эмиттерам транзис 1 оров 23-1 и 22-2 третьего 55 дифференциального усилителя, коллекторпервого транзистора 21-1 второго дифференциального усили 1 еля соединен с коллектором второго транзистора 20-2 первого дифференциального усилителя и через первый коллекторный резистор 24-1 с коллекто45 50 55 рами первых транзисторов 20-1 и 22-1 первого и третьего дифференциальных усилителей, который через второй коллекторный резистор 24-2 подключен к коллекторам .транзисторов 22-1 и 23-1 соответственнотретьего и четвертого дифференциального усилителя. Коллекторы первых транзисторов первого и третьего дифференциальных усилителей через третий коллекторный резистор 24-3 подключены к второй шине источника питания, а коллекторы вторыхтранзисторов 20-2 и 22-2 первого и третьего дифференциальных усилителей соединены с парафазными выходами 31-1 и 31-2 дешифратора.Работает устройство по аналогии с 1) со следующими отличиями. При записи в бистабильный элемент 1 хранения дешифратор 6-1 (6-М) записи на фиг. 1 вырабатывает на выходе ток записи, который через транзистор 11-1 (либо 12-1) создает перепад записи на резисторе 10-1 (либо 10-3). Перепад записи больше перепада хранения, поэтому бистабильный элемент хранения либо перезаписывает информацию, либо подтверждает ранее записанную информацию. Запись может производиться в один элемент памяти только по одному порту записи в течение одного цикла, по остальным портам записи в течение одного цикла может производиться запись в другие элементы хранения,Дешифратор 5-1 (5-М) записи формирует на выходе 31-1 (либо 31-2) уровень выходного напряжения, определяемый падением напряжения на резисторе 24-Зна фиг. 2, на втором выходе уровень выходного напряжения более отрицательный на величину падения напряжения на резисторе 24-1 (либо24-2), Информация на парафазных входах 30-1, 30-2 данных на фиг. 2 определяет, какой из выходов 31-1 либо 31-2 имеет болееположительный, а какой - более отрицательный потенциал,Если дешифратор 5-1 (5-М) не выбран (парафазные адресные входы 29-1, 29-2 находятся в следующем состоянии - на входе 29-1 более положительный потенциал, на входе 29-2 - более отрицательный), на обоих выходах 31-1 и 31-2 будет отрицательный уровень напряжений и ток записи идет в другой выбранный элемент хранения, Считывание из ячейки осуществляется стандартным путем (см.13Использование предлагаемого устройства обеспечивает по сравнению с существующими устройствами повышение быстродействия, понижение потребляемой мощности, повышение помехозащищенности. 1015 20253040 Формула изобретения 1, Многопортовое запоминающее устройство, содержащее бистабильный элемент памяти, однофазные и парафазные координатные управляющие входы портов записи и однофазные координатные управляющие входы портов считывания подключены к выходам соответствующих дешифраторов, одноименные парафазные координатные входы портов считывания объединены между собой, выходы портов считывания являются информационными выходами устройства, бистабильный элемент памяти выполнен на дифференциальном усилителе, к коллекторам первого и второго транзисторов которого подключены первые выводы соответствующих коллекторных резисторов, эмиттеры транзисторов для дифференциального усилителя бистабильного элемента подключены к первому выводу транзисторного генератора тока, второй вывод которого подключен к первой шине источника питания, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия, снижения потребляемой мощности и повышения помехозащищенности, в него введены буферный дифференциальный усилитель на транзисторах, в бистабильный элемент памяти - два дополнительных транзистора и четыре дополнительных резистора, парафазные координатные входы портов считывания подключены к соответствующим выходам буферного дифференциального усилителя, парафазные входы которого соединены с базами соответствующих транзисторов дифференциального усилителя биста биль ного элемента памяти, вторые выводы коллекторных резисторов которого соединены с соответствующими парафазными выходами портов записи, с первыми выводами первого и второго дополнительных резисторов, вторые выводы которых подключены к второй шине источника питания, коллекторы первого и второго дополнительных транзисторов бистабильного элемента хранения подключены к второй шине источника питания, базы дополнительных транзисторов соединены с коллекторами первого и второго транзисторов дифференциального усилителя бистабильного элемента хранения соответственно, эмиттеры дополнительных транзисторов соединены с базами первого и второго транзисторов дифференциального усилителя бистабильного элемента соответственно и с первыми выводами третьего и четвертого дополнительных резисторов, вторые выводы которых подключены к первой шине источника питания,2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что каждый из портов записи выполнен в виде дифференциального усилителя на транзисторах, эмиттеры которых подключены к однофазному координатному управляющему входу, а базы - к соответствующим парафазным управляющим входам, коллекторы транзисторов дифференциального усилителя являются парафазными выходами порта записи, каждый из портов считывания выполнен в виде дифференциального усилителя на двух транзисторах, эмиттеры которых подключены к коллектору третьего транзистора, база и эмиттер которого являются соответствующими однофазными координатными управляющими входами порта считывания, базы транзисторов дифференциального усилителя являются соответствующими парафазными входами порта считывания, а коллекторы - парафазными выходами порта считывания.3, Устройство по и. 1, о т л и ч а ю щ е ес я тем, что, с целью повышения КПД, каждый дешифратор содержит четыре дифференциальных усилителя на двух транзисторах, четыре генератора тока и два эмиттерных повторителя, базы первого и второго транзисторов первого дифференциального усилителя и базы второго и первого транзисторов третьего дифференциального усилителя являются первыми парафазными входами соответственно, базы первых и вторых транзисторов второго и четвертого дифференциальных усилителей подключены соответственно к эмиттерам первого и второго эмиттерных повторителей, базы которых являются вторыми парафазными входами, а 5 коллекторы соединены с второй шиной источника питания, первые выводы генераторов тока с первого по четвертый подключены соответственно к эмиттерам первого и второго эмиттерных повторите лей, к эмиттерам транзисторов второго ичетвертого дифференциальных усилителей, вторые выводы генераторов тока подключены к первой шине источника питания, коллекторы вторых транзисторов второго и 15 четвертого дифференциальных усилителейподключены соответственно к эмиттерам транзисторов первого и третьего дифференциальных усилителей, коллекторы первых транзисторов второго и четвертого диффе ренциальных усилителей соединены соответственно с коллекторами вторых транзисторов первого и третьего дифференциальных усилителей, с первыми выводами первого и второго коллекторных резисторов 25 и являются парафазными выходами дешифратора, вторые выводы первого и второго коллекторных резисторов объединены, соединены с коллекторами первых транзисторов первого и третьего дифференциальных 30 усилителей и с первым выводом третьегоколлекторного резистора, второй вывод которого подключен к второй шине источника питания.,