Усилитель считывания

СОЮСОЦИА ЕТСНИХТИЧЕСНИХ 8 УБЛИ 03 Р 3/45 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ САН ОБРЕТЕН К ОРСНОМУ СВИДЕТ ТВУ 4-2 нтегральных сх ах, Цель изобре одействия усили авленная цель д Бюл. У 40 ько и А,Н.Бочков 6(088.8)свидетельст С 11 С 11/4 яПосдениембеспечи еля считыван стигается вв анэисторов,мпенсирующ во СССРО, 1983. оде усилиет ускоритповыситьь считывавающих подавление помех на вх теля считывания,что позволя срабатывание усилителя,т,е, его быстродействие. Усилител ния содержит первую и вторую и 8 инэерторов, состоящих иэ ющего транзистора 9 (10), наг транзисторов 11 и ключевыхров 12. 2 ил,тент США М 4240039, 03 Г 3/45, опубл. 1980,уппы 7мпенсир 54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ 57) Изобретение относится к электрнике и может быть использовано в зочныханзисто 4(21) 4025604/ (22) 21,02.86 (46) 30.10.87 (72) А. Б. Одно (53) 681,327. (56) Авторско Мф 1185396, кл ах на МЛП-транзисто ния - повышение быст 1348980Изобретецие отцосится к электро.:;лике и может быть использовано в 1 цтегр 1 л ц 1 х схемах на МДП-трдцзистоеь изобретения - повышение быстродействия усилителя считывания.На фиг. 1 представлена схема предлдгдемо О усилителя считывания; на фиг. 2 - выходная характеристика усии теля считывания.Уси;итель считывания содержит первый и второи ицформационные входыи 2, первый и второй информационцые выходы 3 и ч, шины 5 и 6 питания и нулевого потенциала, первую и вторую группы 7 и 8 инверторов, первыйэп, й к Ох пенс ируюцие элементы 9 и О нд транзисторах, нагрузочцые трдцэсторы 11, ключевые транзисторы 12.ри нулевом выходном диффереццидльцом сигнале цд первом и втором информационных выходах низкий уровень. При достижении некоторого уровня сигцдла, определяемого величинойвигд нуля, напряжение одного из информационных выходов, определяемое 11 11 рцэст 1 э входного сигнала сцижа: ю с:учде вели 1 ивд входи Ого сигнала определяется коэффициентом О ф:7 ициецт усиления Опрелс чяется количеством инверторов в,ЦЕПОКС,В интеграл,ц 1 х схемах памятиусиител считывания должен иметьи;коим;1.ьцую чувствительность к входчоъу с;11 цдлу для улучшеция основцого параметра - времени выборки. Однако, это требовдцие противоречит требо 1 э цо, цдсао,еыуся помехоустоичивости, искол,ку помехи цд входе уси- . 1- ечя,вяз;1 ццс г. рдботои;цтегрдльцой схемы, усиливаются и проходят д выход усилите.11. Мощные выходцые каска,1 ъ Отэдб;1 тьцдют Выходной сигналусилителя и создают тем самъм дополнительные помехи. Т.е. интегральная схема памяти с высокочувствительным усиэителеь считывания может войти врежим генерации по выходу и толькопрдостижецш н;1 входе усилителяицфмрдциоцногсэ сигнала, превышаощего, э.е .Оех цд выходе интегрдльцойсхемы, получаем истинное значение выС. Оэ 1;1 ЪОЭр.дцпц, ПОЭтОМу С ИЕ:ЬЮ предотвращения генерации по выходу ,1,эиииент усиления усилителя считы, ця сгрдцисивдот так, чтобы усиливаемые помехи це проходили ца выходинтегральной схемы.Характерные точки: а - рабочий5уровень выходцого сигнала усилителя;в - допустимый уровень помех на выходе усилителя, т.е, уровень сигнала,который не проходит на выход интегральной схемы; с - уровень помех навходе усилителя (фиг, 2),Из передаточцой характеристикивидно, что в случае линейного усилителя максимальная чувствительцостьограничеца отноцением допустимогоуровня помех на выходе к уровню помех ца входе. Б предлагаемом устройстве передаточцая характеристика нелинейна, что создает возможность полностью исключить усиление помех на 76входе усилителя. Лля рабочего входного сигцдлд, превышающего уровень помех по входу, коэффициент усилениягораздо больше, чем в схеме прототипа. Таким образом, в предлагаемомустройстве рабочий уровень выходногосигнала достигается при гордздо меньшем входном сигнале, т,е, коэффициентусиления увеличен.форму:1 а изобретенияУс ипитель с ит,иалия, содержащийпервую группу ицверторов, кдждыи иэ которых состоит из цдгруэочцого иключевого транзисторов, причем стокинагрузочных транзисторов Объедиценьи подключены к шине питдция усилителя, затворы цечетых цдгрузочцхтранзисторов 016 ъе;1 ицецы и являютсяпервым ицфсэрмдциоцным входом усилителя с ит 1 цдци 1, здтворы четных нагрузочных трдцзисторов объедицецы иявляются вторым информационным входомусилителя считывдция, исток цагрузоч 45ного и сток к.цочевого транзисторовкаждого ицверторд пс рвой групгы соедицены, затвор и сток ключевого транзистора первого ицверторд первойгруппы Обэъедицец 1, затвор ключевоготранзистора каждого гцверторд первой 50группы, кроме первого, соединен состоком к:вочевого транзистора предыдуЩЕГО ИНВЕР 1 эРД ПЕРВОЙ ГРУППЫ, СТОКПОСЛЕдцЕГО КЛсЭСВОГО трдцзИСтора яВляется информационным выходом усили,теля считывания, истоки ключевыхтранзисторов Объединены и подклоченык шине нулевого потенциала усилителя,о т л и ч д ю щ и й с я тем, что, с,г /7 ао/7 Юлоп Игих Сост итець ., Ергц ва 1 ехрс;: 11,Олийнык Корректор О. Кравцова 1 едактор . Ларфецова Заказ 5199/56 1 и э о Я 9 9 Корректор С.Черни ВНИИП 11 Государственного комитета СССР по дела изобретений и открытий 113035, Москва, Ж, Раупская наб., д. 4/5Производственно-полиграфическо,: предприятие, г. Ужгород, кл. Проектная, 4 целью повышения быстродействия усилителя считывация, в него введены вторая группа ицверторов, первый и второй компенсирующие элементы наВ транзисторах, причем каждый инцертор второй группы состоит из нагрузочного и ключевого транзисторов, исток цагрузочцого и сток ключевого транзисторов инверторов второй группы соедице ны, стоки нагрузочных транзисторов инверторов второй группы объединецы и подключены к .пине питания усипителя, затворы нечетных и четных цагруэочцых транзисторов инверторов второйгруппы подключены соответственно к второму и первому информационным входам усилителя считывания, затвор иисток ключевого транзистора первогоицвертора второй группы объединены,сток и затвор соответствующего тран-,зистора компенсирующего элементаподключены к затвору первого ключевого транзистора, сток последнего ключевого транзистора инвертора второйгруппы является вторым информационнымвыходом усилителя считывания.