Преобразователь двоично-десятичного кода в двоичный

СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИК 91 (11) 1) Н 03 М 7/1 ПИСАНИЕ ИЗОБРЕТЕНИ стак илевой Б.Н ел. - Минс .18.Вычислите арифметика с. 197-221 ь 9 ве ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(57) Изобретение относится к вычислительной технике иможет быть использовано для преобразования десятичныхчисел в двоичные. Целью изобретенияявляется упрощение преобразователя.Цель достигается тем, что в преобразователь, содержащий входной регистр 1состоящий из тетрад, группу блоков2 памяти, первый блок 3 суммирования,введены промежуточный регистр 4 ивторой блок 5 суммирования, а входнойрегистр 1 выполнен сдвиговым. 4 табл.,1569993 3Изобретение относится к вычислительной технике и может быть использовано для преобразования десятичных чисел в двоичные.Целью изобретения является упроще- .5 ние преобразователя.На фиг. 1 приведена структурная схема предлагаемого преобразователя двоично-десятичного кода в двоичный на фиг, 2 - 4 - процесс суммирования в первом и втором блоках суммирования и пример преобразования.Преобразователь содержит входной регистр 1, группу блоков 2 памяти, первый блок 3 суммирования, промежуточный регистр 4, второй блок 5 сум" мирования, информационный вход 6 преобразователя, тактовый 7 и управляющий 8 входы преобразователя, выход 9 преобразователя.Первый блок 3 суммирования осуществлявт преобразования (ш+1)-рядного кода в К-рядный, где ш - число используемых в устройстве блоков 2 па 25 мяти, 1=2,34 - рядность кода, формируемого на выходе первого блока 3 суммирования. Он может быть построен известными методами и средствами, в частности, на основе одноразрядных двоичных .сумматоров.Второй блок 5 суммирования производит преобразования 1 с-рядного кода ,в однорядный, который и поступает на выход 9 (результата) преобразователя. Как и первый блок 3 суммирования, этот блок может быть построен с использованием одноразрядных двоичных сумматоров, однако на завершающем этапе преобразования К-рядного кода в оцнорядный целесообразно использование быстродействующего сумматора с ускоренным образованием переносов.Преобразователь работает следующим образом. 45Одновременно с записью информации в регистр 4 по этому же синхроимпульсу происходит сдвиг содержимого ре. гистра 1 на один разряд в сторону его младших разрядов.Аналогичным образом выполняются третий и четвертый такты работы преобразователя. После выполнения четвертого такта в регистре 4 записывается в 1-рядном коде конечный результат преобразования, который после преоб 55 разования к однорядному коду на втором блоке 5 суммирования поступает на выход 9 (результата) преобразователя. Можно получить несколько другой практически равноценный вариант преобразователя, если адресные входы блоков 2 памяти соединить с выходами старших разрядов тетрад групп тетрад, на которые условно разбит регистр 1. В этом случае информацию в регистре 1 необходимо сдвигать в каждом такте на один разряд в направлении его старших разрядов, а код, сформированный на выходах блока 5 суммирования передавать на второй вход блока 3 суммирования со сдвигом на один разряд в сторону старших разрядов.Рассматривают случай, когда разрядность входного кода равна 17 тетрадам. Пусть используется два блока 2 памяти (ш=2), а результат на выходе первого блока 3 суммирования формируется в 2-рядном коде (1=2). Тогда на первый вход первого блока 3 суммирова ния подаются три слагаемых (фиг, 2),Первое слагаемое является объединенные А;, В; (где А - значение младшего разряда первой (младшей) тетрады преобразуемого кода, В- значение суммы эквивалентов младших разрядов тетрад с второй по девятую, сформированное на выходе первого (младшего) блока 2 памяти). Объединение А , В 1 возможно, так как младший разряд слагаемого В всегда равен нулю.1Пусть в исходном состоянии в регистре 1 уже хранится двоично-десятичный код числа, а регистр 4 обнулен (запись преобразуемого кода в регистр 1 и обнуление регистра 4 производятся по первому синхроимпульсу,при наличии разрешающего потенциала на входе 8 преобразователя).Тогда в первом такте работы преобразователя осуществляются следующие действия. На выходах блоков 2 памяти образуются суммы двоичных эквивалентов значений младших разрядов тетра. соответствующих групп тетрад, которые вместе со значением младшего разряда первой (самой младшей) тетрады образуют ш-рядный код (ш - число используемых в устройстве блоков 2 памяти), поступающий на первые входы первого блока 3 суммирования. На вторые входы блока 3 со сдвигом на один разряд в сторону младших разрядов подается однорядный код, сформированный на выходах блока 5 суммирования (в первом такте его значение равно нулю), В блоке 3 суммирования (ш+1)-рядный156999 40 код преобразуется в К-рядньй, который по приходу второго синхроимпульса с разрешения потенциала на входе 7 преобразователя записывается в регистр 4.5Одновременно с записью информации в регистр 4 по этому же синхроимпульсу происходит сдвиг информации в регистре 1 на один разряд в сторону его младших разрядов. На этом первый такт преобразования заканчивается,Во втором такте работы преобразователя одновременно с чтением следующих двоичных эквивалентов из блоков 2 памяти происходит преобразование Е-рядного кода в однорядный вторым блоком 5 суммирования. Результат этого преобразования подается на второй вход первого блока 3 суммирования, По окон чании переходного процесса в блоке 3 и по приходу третьего синхроимпульса с разрешения потенциала на входе 7 преобразователя результат преобразования записывается в регистр 4. 25, Второе слагаемое С - значение сум 1мы эквивалентов младших разрядов тетрад с десятой по семнадцатую, сформированное на выходе второго (старшего) блока 2 памяти, 30Третье слагаемое О. равно результату (Я; ), формируемому на выходе второго блока 5 суммирования, но сдвинутому в сторону младших разрядов на один разряд относительно слагаемых, подаваемых на первыи вход первоч35 го блока 3 суммирования, т.е. О;8;, (2 (в первом такте Б;, = О).На фиг. 2 приняты следующие обозначения: 3 бматора (точка вверху является суммой одноразрядного двоичного сумматора или полусумматора; точка внизу - переносом одноразрядного сумматора или полусумматора)П р и м е р. Преобразование двоично-десятичного кода 1001 1000 0111 0110 0101( 1 = 98765 , 1 в двоичный код. Предполагают, что используются два блока 2 памяти и результат на выходе первого блока 3 суммирования формируется в 2-рядном коде.В регистре 1 (фиг. 4) преобразуемого кода указано значение исходног. кода, а на шинах отмечена их разрядностьЗначение разрядов, подаваемые в -м такте на адресные входы первого и второго блоков 2 памяти, и значения младшего разряда первой тетрады приведены в табл. 1.Суммы двоичных эквивалентов значений младших разрядов второй и третьей тетрад, записанные в первом блоке 2, памяти, и четвертой и пятой тетрад, записанные во втором блоке 2 памяти, приведены в табл. 2 и 3 соотве ственно,Процесс преобразования в устройстве двоично-десятичного кода 1001 1000 0111 0110 0101 в двоичный код приведен в табл. 4. Промежуточный этап формирования2-рядного кода в табл. 4 опущенгде х - номер такта работы устройства Ы = 1,2,3,4); Я) - предыдущий такт работы устройства,Следовательно первый блок 3 суммирования является преобразователем 3-рядного кода в 2-рядный. Процесс преобразования 3-рядного кода в 2- рядный показан на, фиг. 3, гдедвоичный разряд массива слагаемых, обрабатываемых в блоке 3; : - однораз.рядный двоичный полусумматор; : - одноразрядный двоичный сумматор; Я.промежуточный результат, сформированный иа выходе первого блока 3 суммирования в 2-рядном коде; , - результат, формируемый на выходе одноразрядного двоичного сумматора или полусумПреобразователь двоична-десятичного кода в двоичный, содержащий входной регистр, состоящий из группы те: рад, группу блоков памяти и первый 45 блок суммирования, первые входы которого соединены с выходами блоков памяти группы в соответствии с весами двоичных эквивалентов, адресные входы блоков памяти группы соединены с выходами младших разрядов соответствующих тетрад входного регистра, информационные входы которого являются информационными входами преобразователя, управляющий вход которого соединен с входом записи входного регистра, о т л и ч а ю щ и й с я тем, что, с целью упрощения преебразователя, он содержит второй блок суммиро-,вания, промежуточный регистр, а вход1569993 Таблица 2 Десятичн Информация, считываемая с первого блока 2памяти В. адре перво блока о вивалент информации, считываемой го2 мяти с первогоблока 2 па мяти 0000 0000 0000 1010 0110 0100 0110 1110 а блица 3 и ц а 11 Т Информацияваемая соблока 2 па считыорого ти С; есятичКод адреса второго блока2 памяти ныи экв Информация,подаваемаяна адресныевходы второго (старшего) блока2 памяти Значениемладшегоразряда 5первой валент информации, считываемой свторого блока 2 па- мяти Информация, подаваемая на адресные входы первого (младНомер такта тетрады щего) блок2 памяти 1 0 10 11 1100 1 23 400 11 Таблица Первый такт В 1100100 С 10011100010000 0 00000000000000 Б 10014101110 Второй та 1101110 0000000 001110111010 01000010100 111011100000000101000010100 Третий та А 301010000011 0 й регистр выполнен сдвиговым, входвига которого соединен с тактовым ходом преобразователя и с входом заси промежуточного регистра, инфорКционные входы которого соединены с ыходами первого блока суммирования, торые входы которого соединены с выходами второго блока суммирования, являющимися выходами преобразователя, 10 управляющий вход которого соединен с входом сброса промежуточиого регистра, выходы которого соединены с входами второго блока суммирования, выход младшего разряда первой тетрады вход ного регистра соединен с входом младшего разряда первых входов первого блока суммирования. 00 00 0000 0000 ОООО 0 01 00 0011 1110 1000 1000 10 10 0111 0001 0000 10000 11 10 1010 1111 1000 11000. ХА;Х ХХХ Х Х Х Х Х Х Х Х Х ХХ Х О бс УЬаУХ ХХХХХХХХХ О О О О О О О 0 О Ссххх х " ххххххмхххххххха пхЫ1569993 ставитель МАршавскийхред М. Дидьпс Коррект Кравцо актор М. Бланар оизводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101 Заказ 1458 ВНИИПИ Государственно 11303Тираж 660 комитета ло Москва, ЖПодписное изобретениям и открытиям при ГКНТ СССР Раушская наб., д. 4/5