Устройство для перемножения матриц

"зовано в специализированных вычислительных машинах и устройствах цифровой обработки сигналов. Цель изобретения - расширение функциональных возможностей устройства за счет пере множения трех (пкп) в матр. Цель достигается тем, что в устройстве, содержащем и однотипных вычислительных модулей, имеющих пять регистров, два триггера, умножитель и сумматор, в каждый вычислительный модуль введе ны три группы элементов И и две груп пы элементов ИЛИ. Особенностью функционирования устройства является параллельно-поточная органиэация вычислений. 4 ил. СР986(57) И ыЧис- испо лит ел вычисл ть исполтретьеиыЗиЗ уппы, информационвторой группы, син ельные мо ли 5 2 и 2 ные вх хровод 5 5 и 6 у содержи9 инфо 10, ре суммат ую руп пу эл мента ИЛИ, а второй боты устрой ножения тре который опр В осн положен лгоритм пеиц А, В и п.п -м яет реГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР К А ВТОРСКОМ,К СВИДЕТЕЛЬСТ(53) 68 1.3(088.8) вторское свидетельство 211, кл. С 06 Е 15347 орское свидетельство С 897, кл. С 06 Р 15/347 СТРОИСТВО ДЛЯ ПЕРЕМНОЖЕНИЯ обретение относится кой технике и может быт Изобретение относительной технике и може зовано в специализированных вычислительных машинах и устройствах цифровой обработки сигналов для перемножения трех матриц,Цель изобретения - расширение Функциональных возможностей устройства за счет перемножения трех матриц.На фиг. 1 представлена структурная схема устройства для перемнбжения трех (и л)-матриц с размерностью матриц А, В и С, п=2, на фиг. 2 - функ- циональная схема вычислительного модуля, на фиг, 3 и 4 - временные диаграммы рабаты устройства.Устройство для перемножения трех (и п) -матриц (Фиг. 1) для п=2 содержит информационные входы 1, и 1 первой группы, информационные входы 4, вычислит дуи 5 и группу выходов 6, стройства.ислительный модуль (фиг. 2) т первый 7, третий 8 и второй рмационные входы, синхровход гистры 11-15, умножитель 16, ор 17, триггеры 18 и 19, перуппу 20 элементов И, вторую21 элементов И, третью 22 гру ментов И, первую группу 23 элеИЛИ, вторую группу 24 элементов также первый 25, третий 26 и 27 выходы.Е = О,й, Ф (-1 11 ц 1 1 п,1(п,зульирующую матрицу О, элементы которой вычисляются по формуле4,1. - "," . а,рЬР(1,с,ц1Обозначим 2;,", а,Р ЪРЧ э тогда 1 1 = Е 1 ас+ а; Ьр1 ( х( и 1р б и1 -.- Чи Алгоритм вычисления Й" определя 1 нтся рекуррентными соотношениями При описании работы устройствав обозначении аф в скобках индексуказывает номер рекуррентного шага,в обозначении а индекс- номеракта работы устройства.Вычислительный модуль работаетследующим образом.В начальный момент регистры 11-15и триггеры 18 и 19 устанавливаютсяв нулевое состояние (не показано).Регистры 11-15 и триггеры 18 и 19изменяют свое состояние по заднемуфронту тактового импульса,На К-м такте на вход 7 подаетсякэлемент а , на вход 8 - нулевое значение, на вход 9 - элемент Ъ , накв)соды 9 и 9 - нулевой разряд. Приэтом элемент а записывается в ре-.,кгистр 11, элемент Ъ - в регистр 13,на выходе умножителя 16 формируетсязначение аЬ, на выходе сумматора17 - значение а Ь , так как регистры122 и 14 находятся в нулевом состоянпи и через элементы ИЛИ второйгруппы 24 на первый вход сумматора1 подается нулевое значение, элементы И третьей группы 22 закрыты, таккак триггер 18 находится в нулевомсостоянииНа (К+1) -м,такте на вход 7 подает К+ся, элемент (а ) , на вход 8 - нуле,вое значение, на вход 9 - элементМ+на вход 9 нулевои разрядна вход 9 - единичный разряд. Приэтом в регистр 11 записывается элемент а, в регистр 13 - элемент Ь,в регистр 14 - - значение аЬ, таккак элементы И второй группы 21 открыты (с инверсного выхода триггера 18подается единичный сигнал на первыевходы элементов И группы 21), на выходе умножителя 1 б формируется значение а " Ь, которое подается на второй вход сумматора 17, на первыйвход которого через элементы ИЛИ второй группы 24 подается значение а Ь,на выходе сумматора 17 формируетсязначение а Ь + а Ь,На (К+2)-м такте на вход 7 подается нулевое значение на Вход 8 злекл 2.Эмент Й, на вход 9 л - элемент С"на вход 9- единичный разряд, навход 9 э - нулевой разряд. При этомтриггер 18 устанавливается в единичное состояйие, триггер 19 - в. нулевое состояние, элементы И первойгруппы 20 и элементы И второй группы21 открываются, в регистр 11 записывается нулевое значение, в регистр3012 - элемент й, в регистр 13 - элемент с, регистр 14 устанавливается внулевое состояние, так как на еговход установки в нулевое состояниеподавался единичный сигнал с выходатриггера 19, в регистр 15 записывает 35 ся значение а Ь + а. Ъ , так как навход разрешения записи регистра 15с выхода триггера 19 подавался единичный сигнал, на выходе умножителя1 б формируется значение (а Ь + а Ь) с40 (на первый вход умножителя 16 с выхода регистра 15 через открытые элементы И первой группы 20 и элементыИЛИ первой группы 23 подается значение а Ь + а; Ь , а на второй вход45 элемент с); на выходе сумматора 17формируется значение Й + (а.Ъ ++а Ь),с.Устройство работает следующим образом.50 В начальный момент регистры 1 1-15и триггеры 18 и 19 вычислительных мондулен 5 н, 51, 5 и 5 устанавливаются в нулевое состояние, На входы2, и 2 постоянно подаются нулевые55 значения.На нулевом такте на входы 1 и 3лустройства подаются соответственноОэлемент а,1 и элемент Ь с двумя до- н00 6 5 15522полнительными (ш+1)-м и (ш+2)-м нулевыми разрядами. При этом в вычислительном модуле 5 формируется зна-чение Е= Е+ а Ьц (фиг, 1, 3).На первом такте на входы 1, 1 о,3, и 3 устройства подаются соответственно элементы а, а (Ь 1 , 0,1)1и (Ь 1, О, О) . При этом в вычислительном модуле 5 ц Формируется значение+а, Ъ, в вычислительном моИ (о 1ип - 6 идуле 5 - значение Е,= Е, +а, Ьв вычислительном модуле 5, - значеС ) (о)ние Е, = Е,+ ацЪщ.На втором такте на входы 1, 1, 153 и 3 подаются соответственно ну 1левое значение, элементы а , (с,1,0) и (Ь , 0,1), При этом в вычислительном модуле 5, формируется значение й, = й +Е с ) в вычислитель 20ном модуле 5 д, - значение Е= Ед +Ю Ф= Е+ аь. 25На третьем такте на входы 1 и 1 подаются нулевые значения, на входы3и 3 подаются соответственно элементы (с, 1,0) и (с 1,0). Приэтом в вычислительном модуле 5 и Форф (о)мир уется з начеки е й , = й+Е 1 с, ,в вычислительном модуле 5 д - значение й = й , + Е, с , в вычислитель(оном модуле 5, - значение й, = й,=й( +Е с , которое подается на вы- Ю й 135ход 6, в вычислительном модуле 5-ЮО)значение Е 2, = Е,2 + а 2.ЬНа четвертом такте на вход 3 подается элемент (с ,1,0), При этомв вычислительном модуле 5, формиру (о 1 аоется значение й 2 =й+Е, с ввычислительном модуле 5 - значение й 11 =йю =й +Е с, которое пода(й Мется на вход 6,1, в вычислительном мо(м (1дуле 5 ы значение йв = йь =йа ++Е с , которое подается на выход45бюНа пятом такте в вычислительноммодуле 52 г Формируется значенией = й=й+Ес , которое по 2 Ъ (1)дается на выход 6На Фиг. 3 показано состояние регистров 11-15.и триггеров 18 и 19 вычислительных модулей устройства дляперемножения трех матриц в потоковомрежиме. .55 Формула изобретенияУстройство для перемножения матриц, содержащее и вычислительных модулей (и - размерность матриц), каждый из которых содержит пять регистров, умножитель, сумматор и два триг,гера, причем первый информационный вход (,1)-го вычислительного модуля (1 = 1,п) соединен с х-м входом первой группы информационных входов устройства, второй информационный вход (1,1)-го вычислительного модуля соединен с -м входом второй группы информационных входов устройства, синхровход которого соединен с синхровходами всех вычислительных модулей, первый выход (з.,)-го вычислительного модуля (1=1, п-,1) соединен с первым информационным входом (, 1+1) -го вычислительного модуля, второй выход 1, - го вычислительного модуля соединен с вторым информационным входом +1,х) -го вычислительного модуля, причем первый информационный вход вычислительного модуля соединен с информационным входом первого регистра, информационные входы пятого регистра и первого триггера соединены соответственно с (1,ш)-ми и (ш+1)-м и (ш - разрядность элемента матрицы) разрядами второго информационного входа вычислительного модуля, выход пятогозрегистра соединен с первым входом умножителя и с (1,ш)-ми разрядами второго выхода вычислительного модуля, (ш+1)-й разряд второго выхода вычислительного модуля соединен с прямым выходом первого триггера, выход умно- жителя соединен с первым входом сумматора, входы разрешения записи первого, второго и пятого регистров, первого и второго триггеров соединены с синхровходом вычислительного модуля, о т ли ч а ю щ е е с я тем, что, с целью расширенйя функциональных возможностей за счет перемножения трех матриц, в каждый вычислительный модуль введены три группы элементов И, две группы элементов ИЛИ, причем третий информационный вход (, 1) -го вычисЯительного модуля соединен с х-м входом третьей группы информационных входов устройства, третий выход (1-го вычислительного модуля соединен с третьим информационным входом (3.,+1)-го вычислительного модуля, (ш+2)-й разряд второго информационного входа (1,х)-го.вычислительного модуля соединен с (ш+2) -м раз. рядом х-го входа второй группы информационных входов устройства, -й выход которого соединен с третьим вы,ходом (х,п) -го вычислительного моду,ля, при этом в кажцом вычислительном модуле выход первого регистра соединен с первым выходом вычислитель.5 , ного модуля и с первыми входами элементов ИЛИ первои группы, выходы инвторые входы которых соединены соот,ветственно с вторым входом умножителя и выходами элементов И первой группы, первые и вторые входы кото,рых соединены соответственно с прямым :выходом первого триггера и выходом четвертого регистра, информационный вход которого соединен с. первыми входами элементов И третьей группы, вторые входы которых соединены с прямым выходом первого триггера, инверсный выход которого соединен с первыми входами элементов И второй группы,20 торые входы которых соединены с выодом сумматора и с первыми входами лементов И третьей группы, выходы которых соединены с третьим выходомвычислительного модуля, третий информационный вход которого соединен синформационным входом второго регистра, выход которого соединен с первыми входами элементов И второй группы,выходы и вторые входы которых соединены соответственно с вторым входомсумматора и выходом третьего регистра, информационный вход и вход установки в нулевое состояние которогосоединены соответственно с выходамиэлементов И второй группы и с входомразрешения записи четвертого регистра, (щ+2)-м разрядом второго выходавычислительного модуля, выходом второго триггера, информационный входкоторого соединен с (в+2) -м разрядомвторого информационного входа вычислительного модуля, синхровход которогс соединен с входом разрешения записи третьего регистра.1552200 н ктор В.Петраш орректор В.Кабаци ир рственного комитета 113035, Москва,НТ ССС П 1 оиэводственно в издательск комбинат "Патент", г. Ужгород, ул, Гагарина, 10 Закаэ 332В 6 П 1 ПИ Гос Составитель К,Кух Техред Л.Сердшкова 565 Подписное по иэобретениям и открытия Ж, Раушская наб., д. 4/5