Модуль интегрирующей вычислительной структуры

(71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) В,Ф. Гузик, И.М. Криворучко и Е,Н. Богачева(56) Авторское свидетельство СССР Р 646854, кл. С 06 Р 7/64, 1979.Авторское свидетельство СССР Р 1101821, кл. С Об Р 7/64, 1983, (54) МОДУЛЬ ИНТЕГРИРУ 10 ЩЕЙ ВЫЧИСЛИТЕЛЬНОЙ СТРУКТУРЫ(57) Изобретение относится к области вычислительной техники и предназ начено для использования в интегриру ющих вычислительных структурах, Целью изобретения является повыпение быстродействия за счет сокращения ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ОПИСАНИЕК АВТОРСКОМУ СВИ времени обмена информацией. Модульсодержит коммутатор начальных значений, формирователь длительности импульсов, цифровой интегратор, группу регистров адреса входных превращений, регистр адреса модуля, счетчик тактов; элемент ИЛИ, блоки сравнения адресов входных приращений,блок сравнения адресов модуля,. неполные дешифраторы тактов и адреса,коммутатор положительных приращений,коммутаторы отрицательных приращений,триггеры отрицательных и положительных приращений, элементы И. Положительный эффект достигается введениемгруппы мультиплексоров положительныхприращений, группы мультиплексоровотрицательных приращений, элемента Ии второго неполного дешифратора.8 ил.641 18 17 1257 ройство управления ИВС с выходов 31 всех модулей ИВС, свидетельствующем об отсутствии сбоев в процессе счета на первой итерации, центральное устройство управления ИВС продолжает выдавать сигнал, разрешающий работу, на входы 26 всех модулей ИВС для следующей итерации, Первый же тактовый импульс, поступающий в первом такте следующей итерации на вход 25 модуля 1 р ИВС, перебрасывает счетчик 6 из состояния (и+ш+1) в состояние, равное единице, при этом счетчик 6 является счетчиком по модулю (п+ш+1), и начнется вторая итерация, в течение ко торой затактов происходит переадресация приращений и эа ш тактов выполняется операция численного интегрирования, а в (и+ш+1)-й такт происходит подготовка модуля ИВС к следу о ющей итерации, а также контроль процесса счета центральным устройством управления ИВС. В случае отсутствия сбоев в процессе счета центральное устройство управления ИВС продолжает 25 выдавать сигнал, разрешающий работу, на вход 26, а в следующем такте счетчик 6 переходит из состояния (и+ш+1) в состояние, равное единице, и начинается новая итерация и т.д. В слу- ЗО чае, если при контроле процесса сче - та в (п+ш+1)-ом такте какой-либо итерации центральным устройством управления ИВС обнаруживается отсутствие в этом такте сигнала с выхода 31 хотя бы одного модуля ИВС, что свидетельствует о наличии сбоя в процессе, счета, центральное устройство управления ИВС прекращает выдавать сигнал, разрешающий работу, на входы 26 модулей ИВС, и процесс решения останавливается. Формула изобретения45 Модуль интегрирующей вычислительной структуры, содержащий коммутатор начальных значений, формирователь длительности импульсов, цифровой интегратор, регистр адреса модуля, группу из 1 регистров адреса входных приращений (где 1 - число входных приращений цифрового интегратора), счетчик тактов, блок сравнения адресов модуля, группу из Т блоков сравнения ад ресов входных приращений, группу иэ 1 триггеров положительных приращений, группу нз 1 триггеров отрицательных приращений, группу из 1 входных элементов И положительных приращений,группу из 1 входных элементов И отрицательных приращений, выходной элемент И положительных приращений, выходной элемент И отрицательных приращений, элемент ИЛИ, неполный дешифратор тактов, причем выход установки в исходное состояние коммутатораначальных значений соединен с входомсброса формирователя длительности импульсов, с входом установки в исходное состояние цифрового интегратора,с входом установки нуля -го регистра адреса входных приращений группы(3. = 1,2, ,1), с входом установкинуля регистра адреса модуля, с входом установки нуля счетчика тактови с первым входом элемента ИЛИ, 1.-йвыход группы выходов импульсов сопровождения начальных данных коммутатора начальных значений соединенс входом разрешения записи -го регистра адреса входных приращений группы (х = 1,21), (1+)-й выход группы выходов импульсов сопровождения начальных данных коммутатора начальных значений соединен с входом разрешения записи регистра адреса модуля, первая группа выходов которого соединена с первой группой входов блока сравнения адресов модуля, вторая группа входов которого соединена с вьмодами счетчика тактов, первая группа выходов -го регистра адреса входных приращений группы соединена с первой группой входов х-го блока сравнения адресов входных приращений группы, вторая группа входов которого соединена с выходами счетчика тактов, а выход -го блока сравнения адресов входных приращений группы соединен с первым входом -го входного элемента И положительных приращений групп и с первым входом 1-го входного элемента И отрицательных приращений группы, выходы которых соединены соответственно с единичным входом 1-го триггера положительных приращений группы и с единичным входом -го триггера отрицательных приращений группы, единичные .выходы которых соединены соответственно с т-ми входами нз групп входов положительных и отрицательных значений входных приращений цифрового интегратора, входы неполного дешифратора тактов соединены с выходами счет 19 1251 чика тактов, выходы состояния (и +1), где д = И/К, Х - количество модулей в интегрирующей вычислительной структуре; К - количество групп модулей; и - количество модулей в одной груп 5 пе, состояния (и+щ) и состояния (и+щ+1) неполного дешифратора тактов, где щ - количество разрядов в регистре подынтегральной функции цифрового интегратора, соединены соответственно 10 с первым, вторым и третьим входами формирователя длительно"ти импульсов, нулевой вход каждого триггера положительных приращений группы и каждого триггера отрицательных прира щений группы соединены с выходом элемента ИЛИ, второй вход которого соединен с выходом состояния (и+щ+1) неполного дешифратора тактов, выходы сигнала длительностью щ тактов и сиг- о нала длительностью (щ) тактов формирователя длительности импульсов и выход состояния (и+щ+1) неполного дешифратора тактов соединены соответственно с входом разрешения вычислений, 25 с входом выделения остатка интеграла и с входом конца итерации цифрового интегратора, выходы положительного и отрицательного приращений интеграла которого соединены соответственно с первым входом выходного элемента И пОложительных приращений и с первым входом выходного элемента И отрицательных приращений, выходы которых соединены с выходами положительных и отрицательных приращений, модуля соответственно, первый, второй и третий входы коммутатора начальных значений соединены с входом выбора модуля, с входом сброса модуля и входом импульсов сопровождения данных модуля соответственно, а группа входов коммутатора начальных значений соединена с группой входов начальных данных модуля, вход синхронизации цифрового интегратора и счетный вход счетчика тактов соединены с входом тактовых сигналов модуля, вход разрешения раооты модуля соединен с входом разрешения счета счетчика тактов, выход сосгояния (и+щ+1) неполного дешифратора тактов соединен с выходом контроля тактов модуля, информационные бч 20выходы коммутатора начальных значений соецинены с входами начальных данных цифрового интегратора, с информационными входами регистра адреса модуля и с информационными входами каждого регистра адреса входных приращений, выход (1+2)-го импульса из группы выходов импульсов сопровождения начальных данных коммутатора начальных значений соединен с входом разрешения записи начальных данных цифрового интегратора, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия за счет сокращения времени обмена информацией, в него дополнительно введены группа из 1 коммутаторов положительных приращений, группа из 1 коммутаторов отрицательных приращений, элемент И разрешения выдачи и неполный дешифратор адреса, причем вторая группа выходов регистра адреса модуля соединена с входами неполного дешифратора адреса, выход которого соединен спервым входом элемента И разрешения выдачи, второй вход которого соединен с выходом блока сравнения адресов модуля, а выход соединен с вторым входом выходного элемента И положительных приращений и с вторым входом выходного элемента И отрицательных приращений, вторая группа выходов 1-го регистра адреса входных приращений группы соединена с группой управляющих входов 1-го коммутатора положительных приращений группы и с группой управляющих входов -го коммутатора отрицательных приращений группы, выходы которых соединены с вторым входом д-го входного элемента И положительных приращений группы и с вторым входом -го входного элемента И отрицательных прирап 1 ений группы соответственно, К-ый вход иэ группы информационных входов каждого коммутатора положительных приращений группы и К-ый вход из группы информационных входов каждого коммутатора отрицательных приращений группы (К = 1,2К) соединены соответственно с К-ми входами из групп входов положительных и отрицательных приращений модуля.1257641 итель Г. ПономарИ.Попович Сост Техр ваКорре ор А,уча ктор Н. Швьдка ПодписСССР/47 Тираж 671В 11 ИИПИ Государственного комитепо делам изобретений и откр 3035, Иосква, Ж, Раущская н акаэ 49 1 тий аб., д. 4/. Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,47641 225Изобретение относится к вычислительной технике и предназначено для использования и интегрирующих вычислительных структурах (ИВС).Целью изобретения является повышение быстродействия за счет сокращения времени обмена информацией.На фиг. 1 изображена структурная схема модуля ИВС; на фиг. 2 - схема реализации коммутатора; на Фиг. 3 схема реализации формирователя длительности импульсов; на фиг. 4 - схема реализации цифрового интегратора; на фиг. 5 - схема реализации узла масштабирования цифрового интегртора; на фиг. 6 - схема реализации входного узла цифрового интегратора; на фиг. 7 - схема реализации узла квантования цифрового интегратора; на Фиг. 8 - пример объединения модулей и ИВС. О 5 20 25 30 а 5 40 В состав модуля ИВС (Фиг, ) входят коммутатор 1 начальных значений, формирователь 2 длительности импульсов, цифровой интегратор 3, группа регистров 4 адреса входных приращений, регистр, 5 адреса модуля, счетчик 6 тактов, элемент ИЛИ 7, блоки 8 сравнения адресов входных приращений, блок 9 сравнения адресов модуля, неполный дешифратор 1 О тактов, коммутаторы 11 положительных приращений, коммутаторы 12 отрицательных приращений, входные элементы И 13 положительньг: приращений, входные элементы И 4 отрицательных приращений, тригге ры 15 положительных приращений, триг - геры 16 отрицательных приращений, неполный дешифратор 17 адреса, элемент И 18 разрешения выдачи, выходной элемент И 19 положительных приращений выходной элемент И 20 отрицательных приращений, вход 2 выбора модуля, вход 22, сброса модуля, вход 23 импульсов сопровождения начальных данных модуля, группа 24 входов начальных данных модуля, вход 25 тактовых сигналов модуля и вход 26 разрешения работы модуля, группа 27 входов положительных приращений модуля и группа 28 входов отрицательных приращений модуля, выход 29 положительных приращений модуля и выход 30 отрицательных приращений модуля, выход 31 контроля тактов модуля, первый 32, второй 33 и третий 34 входы коммутатора 1, группа 35 входов коммутатора 1, выход 36 установки в исходное состояние коммутатора 1, группа 37 информационных выходов коммутатора 1, группа 38 выходов импульсов сопровождения начальньх данных коммутатора 1, вход 39 сброса формирователя длительности импульсов 2, первый 40, второй 4 1 и третий 42 входы группы тактовых входов Формиронат,.ля длительности импульсов 2, выход 43 сигнала длительностью ш тактов и выход 44 сигнала длительностью (ш) тактов формирователя длительности импульсов 2, вход 45 установки в исходное состояние, вход 46 разрешения записи начальных данных, вход 4 сигнала разрешения вычислений, вход 48 сигнала выделения остатка интеграла, вход 49 сигнала конца итерации и вход 50 синхроьизации цифрового интегратора 3, группа 51 входов начальных данных цифрового интегратора 3, группа 52 входов положительных значении входных приращений и группа 53 входов отрицательных значений входных приращений цифрового интегратора 3, выход 54 положительного приращения интеграла и выход 55 отрицательного приращения интеграла цифрового интегратора 3.В состав коммутаторамодуля ИВС (фиг. 2) входят первый элемент И 56,элемент ИЛИ 57, элемент 58 задержки, счетчик 59, второй элемент И 60, дешифратор 61, группа элементов И 62.В состав формирователя 2 длительности импульсов модуля ИВС (Фиг, 3) входят первый элемент ИЛИ 63, второй элемент ИЛИ 64, первый триггер 65,второй триггер 66. В состав цифрового интегратора 3 модуля ИВС (фиг, 4) входят узел 67 масштабирования, входной узел 68, сумматор 69 подынтегральной функции, первый элемент 70 задержки, узел умножения 71, регистр 72 подынтегральной функции, сумматор 73 остатка интеграла, второй элемент 74 задержки, узел квантования 75, регистр 76 остатка интеграла, кроме того, первый 77, второй 78, третий 79 и четвертый 80 входы узла 67 масштабирования, выход 81 первого масштабногосигнала, выход 82 второго масштабного сигнала, выход 83 третьего масштабного сигнала и выход 84 сигналаподготовки узла 67 масштабирования,верный 85, второй 86, третий 87 и3 1257641 4четвертый 88 входы входного узла 68,первая группа 89 входов и втораягруппа 90 входов входного узла 68;выход 91 выходного узла 68; первый 92второй 93, третий 94 и четвертый 95входы узла 75 квантования, первый 96и второй 97 выходы узла 75 квантования.В состав узла 67 масштабированияцифрового интегратора 3 1 фиг. 5), входятэлемент ИЛИ 98, триггер 99, первыйэлемент И 100, первый элемент 101 задержки, второй элемент И 102, второйэлемент 103 задержки, третий элемент И 104, третий элемент 05 задержки, четвертый элемент И 106.В состав входного узла 68 цифрового интегратора 3 (фиг. 6) входят .первый комбинационный сумматор 107,первый элемент И 108, второй элемент И 109, третий элемент И 110,первый элемент ИЛИ 111, второй комбинационный сумматор 112, четвертыйэлемент И 113, пятый элемент И 114,шестой элемент И 115, второй элемент ИЛИ 116, элемент НЕ 117, седьмой элемент И 118, триггер 119, восьмой элемент И 120, третий элементИЛИ 121, первый элемент 122 задержки, третий комбинационный сумматор 123, второй элемент 124 задержки.В состав узла 75 квантования цифрового интегратора 3 (фиг. 7) входятпервый элемент И 125, первый элемент 126 задержки, второй элемент 127задержки, второй элемент И 128, первый элемент НЕ 129, третий элемент И 30, первый элемент И 11 И 131,первый триггер 132, четвертый элемент И 133, второй элемент НЕ 134,пятый элемент И 135, второй элемент ИЛИ 136, второй триггер 137,шестой элемент И 138, седьмой элемент И 139. дя через элемент ИЛИ 7, этот сигналустанавливает в нулевое состояниетриггеры 15 и 16. Кроме того, сигналсброса с выхода 36 коммутатора 1 поступает на вход 39 формирователя 2длительности импульсов и, пройдя через элементы ИЛИ 63 и ИЛИ 64, сбрасывает в нулевое состояние триггеры 65 и 66. Одновременно сигнал сбро О са поступает с выхода элемента И 56через выход 36 коммутатора 1 в цифровой интегратор 3, через его вход 45 вна входы установки нуля регистров 72и 76, устанавливая их в нулевое со стояние, а пройдя с входа 45 цифрового интегратора 3 через вход 78 узла масштабирования и через элементИЛИ 98, устанавливает 1 в нулевое состояние триггер 99. Кроме того, с выхо да элемента ИЛИ 98 сигнал сброса проходит через выход 84 узла 67 масштабирования и вход 88 входного узла 68на нулевой вход триггера 119 и устанавливает его в нулевое состояние. Од новременно сигнал сброса с входа 45цифрового интегратора 3 поступает навход 93 узла 75 квантования и, пройдя через элементы ИЛИ 31 и 136,сбрасывает в нулевое состояние соот ветственно триггеры 132 и 37. Кроме того, сигнал сброса с выхода элемента И 56 проходит через элементИЛИ 57 и сбрасывает в нулевое состояние счетчик 59. Затем производитсяввод начальных данных. При этом через вход 21 выбора модуля на вход 32коммутатора 1 подается потенциал,поступающий на вход элемента И 60 ина входы элементов И 62 группы, ачерез группу 24 входов начальных данных модуля ИВС подаются на группу 35входов коммутатора 1 параллельнымкодом начальные данные, которые поступают через группу входов 35 на 45 Перед началом работы производится установка модуля ИВС в исходное состояние. При этом на вход 21 выбора модуля подается едининчный сигнал, который, пройдя через вход 32 ком мутатора 1, открывает элемент И 56 и при подаче сигнала сброса через вход 22 модуля ИВС на вход 33 ком. - мутатора 1 проходит через открытий элемент И 56 и поступает через вы ход 36 на входы установки нуля регистров 4, 5 и счетчика 6, устанавливая их в нулевое состояние, а пройвторые входы элементов И 62 группы и,пройдя через эти элементы И 62 и через группу информационных выходов 37 коммутатора 1, поступают навходы параллельной записи регистров 4 адреса входных приращений,регистра 5 адреса модуля и через группу входов 51 начальных данных цифрового интегратора 3 поступают навходы параллельной записи регистра 72подынтегральной функции. Одновременночерез вход 23 импульсов соировождения данных модуля ИВС и через вход 34 в коммутатор 1 на второй вход элемен 5 12576 та И 60 поступают импульсы сопровождения тех начальных данных, которые одновременно поступают на входы параллельной записи регистров 4, 5 и 72. Эти Импульсы сопровождения данных проходят через элемент И 6 Д (на второй его вход поступает потенциал с входа 21 выбора модуля) на суммирующий вход счетчика 59, состояние которого расшифровывается дешифратором 61, О причем, при поступлении каждого нового импульса сопровождения данных состояние счетчика 59 увеличивается на единицу и на соответствующем выходе дешифратора 61 появляется диничный сигнал, который поступает через соответствующий выход из группы выходов 38 коммутатора 1 на вход разрешения записи соответствующего регистра 4 (или 5) или через вход 46 20 цифрового интегратора 3 - на вход разрешения записи регистра 72, обеспечивая ввод начальной информации, поступающей через элементы И 62 группы на входы параллельной записи этих 25 регистров, в соответствующий регистр, При этом в регистр 5 записывается адрес, соответствующий номеру модуля на структурной схеме решения задачи и состоящий из номера группы модулей (от 1 до К) и номера модуля в группе (от 1 до и, пфК, = И, где И - число модулей в ИВС), причем поскольку номер каждои группы модулей в ИВС, кроме того, задается конструктивно при проекгировании заданием соответствующего алгоритма неполному дешифратору 17, то при вводе адреса модуля имеется ограничение. Зтот адрес может вводиться только в те модули ИВС, конструктивно заложенный номер группы которых в ИВС совпадает с номером группы модуля на структурной схеме задачи в сводимом адресе. В регистры 4 заносятся соответствующие модулю с этим адресом на структурной схеме задачи адреса входных приращений, т.е. номера тех модулей, которые по структурной схеме решения задачи соединены с соответствующим входом дан-о ного модуля, Адреса входных приращений также согтоят из номера группы модулей и номера модуля в группе, но тех ограничений, которые наложены на адрес модуля, н этом случае нет, так у как в ИВС выходы любого модуля соединены с входами любого модуля с единственным ограничением в том пла 41 Ьне, что объединени в шипы эа счет испопьэования элементов с открытым коллектором производится погруппно по и модулей в группе, что накладывает ограничение на адрес модуля, Последний имгульс сопровождения данных перебрасывает счетчик 59 в последнее состояние, по ;оторому на последнем (1+2)-ом выходе дешифратора 61 появляется единичньо сигнал, который поступает через (1+2)-й выход из,группы выходов 38 коммутато - ра 1 и через вход 46 цифрового интегратора 3 - на вход разрешения записи регистра 72 подынтегральной функции, в результате чего в регистр 72 записыватся поступающее в этот момент времени на входы параллельной записиэтого регистра соответствующее данному модулю начальное значение подынтегральной функции. Кроме того, единичный сигнал с последнего выхода дешифратора 61 поступает на вход элемента 58 задержки и, задержавшись на один такт на этом элементе, поступает через элемент ИЛИ 57 и сбрасывает счетчик 59 в нулевое состояние. На этом ввод начальных данных заканчи -ваетсяПредлагаемый модуль ИВС оперирует с одноразрядными приращениями, представленными в тернарной системе кодирования, т,е. имеющими три значения: "+1", "д" и " - 1", поэтому обмен приращениями между модулями осуществляется по двум каналам - положительному и отрицательному. Выходные элементы И 19 и 20 модулей выполняются по схеме с открытым коллектором, что позволяет простым объединением их выводов реализовывать Функцию "Монтажное ИЛИ 1, Схема соединения процессоров между собой представлена на фиг. 8, на которой два выхода у. каждого модуля - это выход 29 положительных приращений и выход 30 отрицательных приращений модуля (показаны лишь входы и выходы, обеспечивающие связь модулей между собой, а все остальные входы, обеспечивающие связь процессоров с другими устройствами ИВС, опущены),фКак видно из фиг. 8, выход 29 по - ложительных приращений каждого модуля через Монтажное ИЛИ, объединяющее погруппно по и модулей вруппе,7 125 соединен с одним из К входов группы входов 27 положительных приращений каждого модуля (К - количество групп модулей), а выход 30 отрицательных приращений каждого модуля через 5 "Монтажное ИЛИ, объединяющее погруппно по п модулей в группе - с одним из К входов группы входов 28 отрицательных приращений каждого модуля.Модуль ИВС работает следующим образом.По сигналу, разрешающему работу и поступающему через вход 26 модуля на вход разрешения счета счетчика 6, этот счетчик начинает подсчитывать15 тактовые импульсы, поступающие на его счетный вход с входа 25 модуля, последовательно изменяя свое состояние в каждой итерации от 1 до (и+ш+1), где и = К/К (3 - количество модулей в ИВС, К - количество групп модулей, и - количество модулей в одной группе, т - количество разрядов в регистре подынтегральной функции модуля). При этом процесс решения на каждой итерации разбивается на два этапа: передачи приращений и вычислений. Этап передачи приращений происходит за первые и тактов, т.е, когда счетчик 6 изменяет свое состояние от 1 ЗО до и, а этап вычислений выполняется за ш тактов, когда счетчик 6 изменяет свое состояние от и до (а+в) и (п+тп+1)-й такт используется для подготовки модуля к следующей итерации. 35 Тогда при поступлении на вход 26 сигнала, разрешающего работу, последовательно изменяемые в каждом такте вследствие подсчета тактовых импульсов с Жода 25 значения счетчика 6 40 начинают поступать в качестве адресов модулей в группах от 1 до и с единичных выходов каждого разряда этого счетчика параллельным кодом на входы блока 9 сравнения адресов мо дуля и на входы блоков 8 сравнения адресов входных приращений, При совпадении адреса, пришедшего с выходов счетчика 6 на входы блока 9 сравнения с номером модуля в группе, запи санным в регистр 5 и поступающим на входы блока 9 сравнения с выходов первой группы единичных выходов этого регистра, блок 9 сравнения выдает разрешающий сигнал на вход элемен та И 18. В то же время при условии выполнения ограничения, заключающегося в том, что при вводе в регистр 5 7641 8адреса модуля на структурной схемерешения задачи этот адрес должен вводиться только в те модули ИВС, конструктивно заложенный номер группы которых в ИВС совпадает с номером группы модуля на структурной схеме задачи в вводимом адресе, тогда на выходе дешифратора 17, на входы которогоподается с выходов второй группы единичных выходов регистра 5 значениеномера модуля в группе на структурной схеме задачи, а функция выходакоторого определена конструктивнозаложенным номером группы модулей вИВС, к которой относится данный модуль, тоже присутствует с моментаввода адреса модуля в регистр 5 единичный сигнал, который открывает элемент И 18, поэтому разрешающий сигнал с выхода блока 9 сравнения проходит через открытый элемент И 18 ипоступает на входы элементов И 19и 20, обеспечив прохождениеодноразрядных приращений интеграла с выходов 54 и 55 цифрового интегратора 3через соответственно элементы И 19 и20, через выходы 29 и 30 модуля ичерез "Монтажные ИЛИ соответствующей группы модулей из К таких группна соответствующие входы 27 и 28 всехмодулей ИВС. Таким образом, в одини тот же момент времени через "Монтажные ИЛИ" соответствующих групп модулей из К таких групп к К входам 27и 28 всех модулей ИВС подсоединяютсявыходы 29 и 30 К модулей (по одномуиз каждой группы). При совпаденииадреса, поступающего с выходов счетчика 6, с номером, записанным в регистр 4 и поступающим на входы блока 8 сравнения с выходов первой группы единичных выходов регистра 4, соответствующий блок 8 сравнения выдает разрешающий сигнал на входы соответствующих элементов И 13 и 14,к вторым входам которых подключаются в соответствии с К-м номером группы (К = 1,2,. К), записанным в регистр 4 и поступающим с выходов второй группы выходов регистра 4 на управляющие входы коммутаторов 11 и 12,соответствующие этому номеру группыК-е входы из групп входов 27 и 28и одноразрядные приращения интеграла, поступившие в этот момент на К-евходы из групп входов 27 и 28 всехмодулей (это одноразрядные приращенияинтеграла с выходов 29 и 30 того мо 91257 дуля, который на структурной схеме задачи соединен с данным входом данного модуля и следовательно, адрес которого записан в соответствуюп ем регистре 4 данного модуля), проходят через соответствующие коммутаторы 11 и 12 и открьвшиеся элементы И 3 и 14 и записываются в соответствующих триггерах 15 и 16. Через п тактов счетчик 6 устанавливается в состоя- О ние, равное п, и происходит переадресация приращений последних п-х модулей ИВС в каждой группе модулей из К таких групп. На этом этап передачи приращений заканчивается и в следующем такте счетчик 6 переходит в состояние, равное (и+), и на соответствующем выходе дешифратора О появляется единичный сигнал, который поступает через вход 40 группы тактовых входов Формирователя 2 на единичные входы триггеров 65 и 66 и перебрасывает их в единичное состояние. В результате триггер 66 начинает вырабатывать единичный сигнал длительностью (ш) такта, который поступает с единичного выхода триггера 66 через выход 44 Формирователя 2 в цифровой интегратор 3 через вход 48 на вход управления сдвигом регистра 76 ЗО остатка интеграла. Так как модуль ИВС оперирует с одноразрядными приращениями, то в соответствии с алгоритмом его работы квантование неквантованного приращения интеграла произ- З 5 водится следующим образом: квантованные одноразрядные приращения выделяются в знаковых разрядах ш-разрядного модифицированного кода неквантованного приращения интеграла, а оставшие ся числовые разряды этого кода без знаковых разрядов выделяются в качестве остатка интеграла, поэтому регистр 76 остатка интеграла имеет (ш) разрядов и сигнал управления сдвигом имеет длительность (ш) тактов, а на единичном выходе триггера 65 одновременно начинает вырабатьваться сигнал, разрешающий вычисление длительностью ш тактов, который поступает через выход 43 формирователя 2 и через вход 47 в цифровой интегратор 3 на вход управления сдвигом регистра 72 подынтеграпьной Функции, на управляющий вход узла 71 умножения, в узел 67 масштабирования через третий его вход 79 на третий вход элемента И 100 и на вторые входы эле 641 оментов И 102, 104 и 1 Об, а также в узел 75 квантования через третий его вход 84 на второй вход элемента И 125 и разрешает выполнение в этом цифровом интеграторе 3 операции численного интегрирования, Начинается этап вычислений длительностью ш тактов от (и+1) до (п+ш), в течение которого на вход управления сдвигом регистра 72 поступает с выхода триггера 65 разрешающий сигнал и по тактовым импульсам, поступающим с входа 25 модуля через вход 50 цифрового интегратора 3 на вход синхронизации этого регистра 72, значение подынтегральной функции, представленное в модифицированном дополнительном двоичном коде, поступает с выхода регистра 72 младшими разрядами впередна вход сумматора 69 и на первыйвход 77 узла 67 масштабирования. Врезультате первая же единица в кодеподынтегральной Функции, являющаясяначальным импульсом, положение которого зависит ат масштаба представления величин, поступает в узел 67масштабирования через вход 77, через открытый элемент И 100 и, задержавшись на один такт на элементе 101задержки, перебрасывает триггер 99в единичное состояние, закрыв элемент И 100, и одновременно поступаетчерез открытый элемент И 102 (на второй вход этого элемента, так же, каки на второй вход элементов И 104,106 и на третий вход элемента И 100,поступает через вход 79 из формирователя 2 сигнал, разрешающий вычисления) и через выход 81 - во входнойузел 68 в качестве первого масштабного импульса, соответствующего кванту подынтегральной функции, т.е. последнему, младшему, разряду, Крометого, задержавшись на один такт наэлементе 103 задержки, этот сигналпоступает в качестве второго масштабного импульса, соответствующего предпоследнему разряду подынтегральнойфункции, через открытый элемент И 104и через выход 82 тоже во входнойузел 68, а задержавшись еще на одинтакт на элементе 105 задержки, этотсигнал поступает уже в качестве третьего масштабного импульса через открытый элемент И 106 и через выход 83 - во входной узел 68,Одновременно одноразрядные приращения, представленные в тернарной125764 12разрядных параллельных кодов соответственно суммы положительньгх приращений и суммы отрицательных приращений; третий масштабный импульс, также, как и старшие разряды трехразрядных параллельных кодов сумм приращений, поступает на входы элементовИ 110 и 115. В результате масштабныесигналы, вырабатываемые узлом 6710 масштабирования, приводят суммы положительных и отрицательньгх приращенийк масштабу подыитегральной функцииданного модуля ИВС и переводят их изпараллельного двоичного кода в по 15 следовательньй. При этом количествомасштабных сигналов, вырабатываемыхузлом 67, зависит так же, как и количество выходов у сумматоров 107и 112, от числа одновременно суммиру - 20 емых приращений подынтегральной функции и практически не превышает трех,так как максимальное число одновременно суммируемых приращений подынтеграпькой функции как теоретически,.так и практически не превышает семи. системе кодирования, поступают с выходов 1-х триггеров 5 положительных 1. "чприращений и х-х триггеров 16 отрицательных приращений ( = 2,3, ,1) в виде потенциалов, соответствующих "+1" или "-1", через соответствующие -е входы групп входов положител ных 52 и отрицательн.х 53 значений входных приращений цифрового интегратора 3 и через (-1)-е входы групп входов 89 и 90 входного узла 68 (х=2,3,,1) - на входы соответствен но комбинационного сумматора 107 и комбинационного сумматора 112, При этом в комбинационном сумматоре 107 происходит суммирование положительных приращений, а в комбинационном сумматоре 12 - отрицательных приращений. Получившиеся суммы положитель ных и отрицательных приращений посту пают соответственно с выходов сумматоров 107 и 112 параллельным трех- разрядным кодом (число разрядов в этих кодах, равное числу выходов у этих сумматоров, не превьшает трех, так как число одновременно суммируемых приращений подынтегральной функции, а следовательно, и число входов входного узла, т.е. число входов по подынтегральной функции цифрового ин-ЗО тегратора, не превыпает семи и на практике равно обычно 3-5) на первые входы соответственно элементов И 108, 109, 110 и элементов И 113, 114, 115, на вторые входы которых поступают соответственно с выходов 81, 82, 83 узла масштабирования 67 через входы 85, 86, 87 входного узла 68 первый, второй и третий масгтабные импульсы в соответствии с весом разряда парал О лельного трехразрядного кода суммы приращений. При этом первый масштабный импульс, соответствующгп кванту подынтегральной функции, т.е. последнему, младшему, разряду, поступает 45 через вход 85 входнсго узла 68 на вторые входы элементов И 108 и 13, на первые входы которых поступают младшие разряды трехразрядных параллельных кодов соответственно суммы поло 0 жительных приращений и суммы отрицательных приращений; второй масштабный импульс, соответствующий предпоследнему разряду подынтегральной функции, поступает через вход 86 входного узла 68 на вторые входы элементов И 09 и 14, на первые входы которых поступают средние разряды трехПоследовательный код суммы положительных приращений, приведенный к масштабу подынтегральной функции данного модуля ИВС, с выхода элемента ИЛИ 111 поступает на первый вход комбинационного сумматора 123, а последовательный код суммы отрицательных приращений, поступающий с выхода элементов ИЛИ 116, сначала преобразуется в дополнительньп код, а потом с выхода элемента ИЛИ 21 поступает на второй вход сумматора 123. При этом образование дополнительного кода суммы отрицательных приращений 1 производится следующим образом. Первая единица в последовательном коде суммы отрицательных приращений, поступающая с выхода элемента ИЛИ 116, проходит через открытый элемент И 118 (на второй вход этого элемента поступает единичный сигнал с нулевого выхода триггера 119, так как этот триггер был установлен в нулевое состояние лрн подготовке к решению сигналом сброса) н поступает без изменения через элемент ИЛИ 121 на второй вход сумматора 123, а задержавшись ка один такт на элементе 122 задержки, эта единица поступает на единнчньп вход триггера 119 и перебрасьвает его в единичное состояние. В результате триггер 119 зякрынает элемент И 118 и открывает элемент И 12013 12576 и весь оставшийся последовательный код суммы отрицательных приращений, проинвертировавшись на элементе НЕ 117, поступает в инверсном виде чере открытый элемент И 120 и элемент ИЛИ 121 на второй вход сумматора 123. Образованный таким образом дополнительный код суммы отрицательных приращений, поступающий с выхода элемента ИЛИ 121, суммируется на сумматоре 123 с сум- о мой положительных приращений поступающей с выхода элемента ИЛИ 111, и общая сумма приращений подынтегральной Функции поступает с выхода сумматора 123 иа выход 91 входного узла 68. В цепь переноса сумматора 123 включен однотактный эл мент задержки 124, служащий для образования поразрядного переноса при суммировании суммы положительных приращений с сум мой отрицательнык приращений. Полученная общая сумма входных приращений подынтегральной Функции поступает с выхода 91 входного узла 68 на вход сумматора 69, на другой вход ко торого поступает из регистра 72 значение подынтегральной Функции. В цепь переноса эФого сумматора 69 включен однотактный элемент 70 задержки, служащий для образования переноса при сложении общей суммы входных приращений подынтегральной Функции с текущим значением подынтегральной функции. Получающееся в результате суммирования на сумматоре 69 новое зна 35 чение подынтегральной Функции поступает в регистр 72 и на вход первого сомножителя узла 71 умножения, где происходит приращение переменной интегрирования, также представленное в тернарной системе кодирования и поступающее на входы второго сомножителя узла 71 умножения с выходов первого триггера 15 положительных приращений группы и первого триггера 1645 отрицательных приращений группы через первые входы из групп входов положительных значений 52 и отрицательных значений 53 входных приращений цифрового интегратора 30. Результат умножения поступит на вход сумматора 73 остатка интеграла, а на другойвход этого сумматора поступает значение остатка интеграла из регистра 76. В цепь переноса сумматора 73включен однотактный элемент 74 задержки, служащий для образования переноса при сложении результата умножения с текущим значением остатка 4 14интеграла, Полученное в результате суммирования на сумматоре 73 значение неквантованного приращения интеграла поступает на вход узла 75, где происходит выделение нового значения квантованного приращения интеграла, и в регистр 76, в который записывается выделенный новый остаток интеграла, представляющий собой в соответствии с алгоритмом работы цифрового интегратора с одноразрядными приращениями значение неквантованного приращения интеграла без знаковых разрядов, а знаковые разряды определяют значение квантованного приращения интеграла, При этом выделение нового значения остатка интеграла производится использованием укороченного регистра, имеющего (ш) разрядов, и подачей из формирователя 2 с выхода триггера бб на вход управления сдвигом регистра 76 (ш)-тактногосигнала управления сдвигом, по которому в регистр 76 записываются по тактовым импульсам, поступающим с входа 25 модуля через вход 50 на вход синхронизации этого регистра, лишь числовые разряды без знаковых, и по (и+ш)-му такту дешифратор 10 выдает через вход 41 из группы тактовых входов формирователя 2 и через элемент ИЛИ 64 на нулевой вход триггера 66 единичный сигнал, по которому триггер 66 формирователя 2 переходит в нулевое состояние и сдвиг информации в регистре 76 прекращается, Оставшиеся знаковые разряды, которые определяют значение квантованного приращения интеграла, анализируются в узле 75. Это выполняется следующим образом. Значение неквантованного приращения интеграла, поступающее с выхода сумматора 73, проходит через вход 92 узла 75 и поступает навход элемента И 125. А так как на второй вход элемента И 125 поступает через вход 94 из формирователя 2 сигнал, разрешающий вычисления, то это значение неквантованного приращения интеграла проходит через элемент И 125 и поступает на вход элемента 26 задержки, задерживается на этом элементе задержки на такт (эта задержка выполняется для того, чтобы первый (старший) знаковый разряд совпал по времени с сигналом подготовки модуля ИВС к следующей итерации, появляющимся на выходе дешифратора 1 О по окон 15 125 чании этапа вычислений в (и+ш+1)-ом такте и поступает на вход элемента И 128 и через элемент НЕ 129 - на вход элемента И 130, а задержавшись еще на один такт на элементе задерж ки 127 (эта задержка выполняется для того, чтобы и второй (младший) знаковый разряд, следующий на такт раньше первого (старшего) знакового разряда, совпал по времени с сигналом подго- О товки модуля ИВС к следующей итерации, появляющимся на выходе дешифратора 10 по окончании этапа вычислений в (и+ +ш+1)-ом такте, с целью обеспечения возможности одновременного анализа обоих знаковых разрядов), поступает на вход элемента И 133 и через элемент НЕ 134 - на вход элемента И 135, А на вторые входы элементов И 128, 130, 133 и 35 поступает по оконча нии этапа вычислений в (и+ш+1)-ом такте с выхода дешифратора 10 через вход 49 цифрового интегратора 3 и через вход 95 узла 75 сигнал подготовки модуля ИВС к следующей итера ции, так как счетчик 6 устанавливается в этом такте тоже в состояние, равное (и+ш+1), в результате по этому сигналу триггеры 132 и 137 устанавливаются в состояния, соответст вующие старшему и младшему знаковым разрядам, т.е. триггер 132 анализирует знак, а триггер 137 - переполкение знакового разряда. Поскольку квантованные приращения интеграла яв-З 5 ляются одноразрядными и представляются в тернарной системе кодирования, то кодирование приращений осуществляется следующим образом: "01" - + 111 111% 1 Ф11 %00 В т 1011Ъесли по сигналу. подготовки модуля ИВС к следующей итерации, появляющемуся на выходе дешифратора 10 по окончании этапа вычислений в (и+ш+1)- ом такте, триггер 132 устанавливает ся в нулевое состояние, а триггер 137- в единичное, то на выходе элеменча И 138 появляется единичный сигнал длительностью одной итерации, соответствующий положительному приращению интеграла +", который через выход 96 узла 75 и через выход 54 цифрового интегратора 3 поступает на вход элемента И 19 положительных приращений; если по сигналу подготовки модуля ИВС к следующей итерации в (п+ш+1)-ом та ге в единичное состояние устанавливаются оба триггера 132 64Ьи 137, то единичный сигнал длительностью одной итерации, соответствующий отрицательному приращению интеграла "-1", появляется на выходе элемента И 139 и поступает через выход 97 узла 75 и через выход 55 цифрового интегратора 3 на вход элемента И 20 отрицательных приращений. Если же оба триггера 132 и 137 оказываются в нулевом состоянии, то приращения на выходы 96 и 97 узла 75 не выдаются, что соответствует значению приращения интеграла, равного "0". Одновременно в (и+ш+1)-ом такте из дешиФратора 10 в формирователь 2 через вход 42 из группы тактовых входов и через элемент ИЛИ 63 на нулевой вход триггера 65, вырабатывающего сигнал разрешения вычислений, поступает единичный сигнал, который перебрасывает этот триггер 65 формирователя 2 в нулевое состояние, прекращая подачу сигнала разрешения вычислений через выход 43 формирователя 2 на вход 47 цифрового интегратора 3 и завершая этап вычислений длительностью ш тактов. Кроме того, появившийся в (и+ш+1)-ом такте, используемом для подготовки модуля ИВС к следующей итерации, на выходе дешифратора 10 (вследствие того, что счетчик 6 устанавливается в состояние, равное и+ш+1) сигнал установки в исходное состояние поступает с выхода дешифратора 10 через элемент ИЛИ 7 на нулевые входы триггеров 15и 16, подготавливая их к этапу передачи приращений в следующей итерации, а также этот сигнал поступает через вход 49 цифрового интегратора 3 в узел 67 масштабирования, через четвертый его вход 80 и через элемент ИЛИ 98 - на нулевой вход триггера 99, устанавливая его ь нулевое состояние. С выхода элемента ИЛИ 98 этот сигнал поступает через выход 84 узла 67 и через вход 88 узла 68 на нулевойвход триггера 119, устанавливая его в нулевое состояние и подготавливая тем самым узлы 67 и 68 к этапу вычислений в следующей итерации. Одновременно этот сигнал с выхода дешифратора 1 О, соответствующий состоянию счетчика 6, равному (и+ш+), поступает через выход 3 модуля ИВС в центральное устройство управления ИВС и в случае совпадения тих сигналов, ноступающих в центральное уст