Устройство для управления динамической памятью

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 4 С 11 С 7/00 ОПИСАНИЕ ИЗОБРЕТЕН У СВИДЕТЕЛЬСТВ Н АВТО це ны ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ПЮТ СССР(71) Горьковский политехнический институт(56) Авторское свидетельство СССР У 1246135, кл. С 11 С 7/00, 1984.Еремин Ю,А Морозов Л,Г, Контроллер динамического ОЗУ для микропроссорных устройств - Микропроцессоре средства и системы, 1986, В 3, с. 47.(54) УСТРО 11 СТВО ДЛЯ УПРАВЛЕНИЯ ДИНАМИЧЕСКО 1 ПЛМЧТЬРЭ(57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах микропроцессорных систем. Целью изобретения является упрощение устройства и расширение функциональных возможИзобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах миропроцессорных систем,Целью изобретения является упрощение устройства и расширение функциональных возможностей за счет независимости работы от типа системногоконтроллера,На фиг. 1 представлена схема устройства для управления динамическойпамятью; на фиг. 2 и 3 - временныедиаграммы, поясняющие работу устройства,2ностей за счет независимости работы от типа системного контроллера, Устройство содержит формирователь, первый и второй счетчики строк регенерации, денифратор, мультиплексор адресов, регистр данных и формирователь управляющих сигналов, включающий Э-триггер, КЯ-триггер, первый и второй одновибраторы, первый и второй элементы ИЛИ, элемент И и элемент НЕ, Устройство обеспечивает правильный обмен данными между процессором и памятью при любом типе системного контроллера (КР 580 ВК 38 или КР 580 ВК 28) и системном генераторе КР 580 ГФ 24 и возможность работы памяти с контроллером прямого доступа КР 58 ОВТ 57 при "скрытой" регенерации в любом режиме работы процессора и любом стандартном режиме прямого обмена между памятью и устроиствами ввода/вывода, 3 ил. Устройство содержит 0-триггер 1,КЯ-триггер 2, одновибраторы 3 и 4,регистр 5 данных, элементы ИЛИ 6 и 7,элемент И 8, мультиплексор 9 адресов,первый 10 и второй 11 счетчики строкрегенерации, денифратор 12, элементНЕ 13. На фиг, 1 показано также подключение устройства к накопителю инине микроЭВМ,Элементы 1 - 4, 6 - 8, 13 составляют формирователь управляющих сигналов.Работа устройства с процессоромВ отсутствие сигнала БУКС процес-, сора по отрицательному фронту сигнала ц периодически (в каждом такте)2запускается одновибратор 4, формируя паузу между сигналами ВЛЯ накопителя. Длительность паузы между сигналами ВАБ устанавливается в соответствии с техническими параметрами БИС ЗУ так, чтобы между началом очередного сиг" нала ВЛБ и положительным фронтом ближайшего сигналаимелся временной интервал, который требуется по ТУ между сигналами ВЛЯ и САЯ.Триггеры 1 и 2, одновибратор 3 на ходятся в исходном, состоянии, мультиплексор 9 передает на адресные входы накопителя код адреса со счетчиков 10 и 11 строк регенерации, Режим регенерации последовательных строк накопителя продолжается до появления сигнала ЯУИС (начало цикла) процессора.Сигнал БУИС, поступая на мультиплексор 9 в первом такте цикла, обес печивает в паузе между сигналами ВАЯ подключение к адресным входам накопителя адресов ЛО-Л 6, образующих адрес строки ячейки памяти, к которой обращается процессор, Кроме того, сигнал30 БУМС формирует.ся триггером 1 во втором такте процессорного цикла по положительному фронту , вызывая блокировку запуска одновибратора 4 во втором такте, Это приводит к увеличению длительности сигнала ВАБ на35 время обращения к накопителю со стороны процессора.Начало сигнала ВЛБ при наличии сигнала Б 1 ЮС обеспечивает передачу40 мультиплексором 9 кода адреса столбца Л 7-Л 13 ячейки памяти. Срабатывание триггера 1 вызывает переключение триггера 2, который формирует сигнал СЛБ - сигнал фиксации адреса столбца45 в накопителе. Поскольку сигнал БЪМС процессора заканчивается во втором такте процессорного цикла, триггер вернется в исходное состояние по положительному Фронту ц в такте, который следует эа вторым тактом (типовой 50 третий такт, либо такт ожидания при отсутствии сигнала ВЕЛА на входе процессора), и снимает блокировку запуска одновибратора 4 и сигнал усн 11 тановки триггера 2 в состояние 1, 55 Таким образом, в следующем такте по отрицательному фронту сигнала запускается одновибратор 4 и тригА 1гер 2 возвращается в исходное состояние, т.е. заканчивается формирование сигналов ВЛБ и САЯ, Следу 1 ощийсигнал ВАЯ вызывает уже цикл регенерации накопителя,Поскольку счетчик регенерации инкрементируется по концу сигнала ВАЯ,а в цикле обращения к накопителюстрока, код которой был сформированв счетчике к началу обращения, не была регенерирована, увеличение содержимого счетчиков 10 и 11 блокируетсяпереводом счетчика 1 О в режим перезаписи кода по сигналу САЯВ начале любого обращения к памятинакопитель находится в режиме выдачиданных в регистр 5 по сигналу САБ.Наличие регистра 5 позволяет ограничиться одним циклом обращения к накопителю по чтению, даже если режимчтения в процессоре продолжается бесконечно долго, Выдача данных из регистра 5 на шину данных микроЭВМ разрешается только .сигналом МЕМВ при отсутствии сигнала БЛК (блокировки обращения в памяти).Сигнал записи в накопитель формируется одновибратором 3 при наличиисигнала МЕМ 11, Запуск одновибратора 3разрешается в течение длительногосигнала СЛЯ в момент возврата триггера 1 в исходное состояние, Длительность сигнала ЧЕ определяется длительностью положительной полуволны сигнала(не менее 200 нс, что соответствует ТУ на БИС динамической памятисерии К 565) при условии, что хронирувщая цепь одновибратора 3 рассчитанана Формирование несколько большей длительности, Окончание сигнала ЫЕ совпадает с концом сигнала СЛБ,Таким образом при выдаче данных изпроцессора в память в накопителе вначал выполняется чтение по требуемомуадресу, а затем запись данных процессора по тому же адресу (использованрежим БИС ЗУ вСчитывание - модификация - запись" ).Поскольку моменты начала формирования сигналов МЕМВ и 1 для нормальной работы узла управления и выполнения правильного обмена даннымимежду процессором и памятью не важны,схема успешно работает при различныхстандартных системных контроллерах,При необходимости организаций банков памяти сигнал САЯ, формируемыйтриггером 2, должен переключаться на089 6скрытая Регенерация памятив тактах ождачия.Таким образом, в предлагаемом устройстве управления идентификация об 5ращения к памяти со стороны процессора сигналом БУБС позволлет использовать это устройство при любом типесистемного контроллера КР 580 ВК 3810 или КР 580 ВК 28 тактовой последовательностью является системный сигнал,вырабатываемый стандартным системнымгенератором КР 580 ГФ 24,Применение запоминающего регистра15 на выходе накопителя позволяет осуществить правильный обмен даннымимежду памятью и процессором в автоматическом режиме и режиме ожидания,ятакже между памятью и внешним устройст 20 вом в режиме прямого доступа под управ -лением стандартного контроллера ПДтипа КР 580 ВК 57.Использование режима Чтение-модификация-запись" в накопителе динамического типа упрощает схему управле 5 1524тот ил иной банк (страницу) накопителякодом старших разрядов адресной шины.Роль этого переключателя в схеме(фиг, 2) выполняет дешифратор 12, Блоа.кировка обращения к памяти достигается запретом формирования сигнала навыходе элемента 8 и запретом чтениясостояния регистра 5. Сигнал блокировки обращения к памяти должен бытьподан не позднее чем за 100 нс доначала сигнала ВАЯ в цикле обращенияк памяти.Предлагаемая схема управленияобеспечивает скрытую" регенерациюпоследовательных строк накопителя динамического типа с темпом одна строка за один цикл процессора,Работа устройства управления в режме прямого доступа к памяти под управлением стандартного контроллераПД типа КР 580 ВТ 57 (фиг. 3).Переход процессора в режим захвата шин происходит в конце такта ТЗпроцессорного цикла, когда обменданными между процессором и памя ьюили регистром внешнего устройствазавершен, Передача управления шинамимикроЭВМ контроллеру прямого доступаКР 580 ВТ 57 вызывает в нем формирование циклов ПД, подобных циклу считывания управления памятью и регистрации ввода - вывода, В предлагаемомустройстве управления идентификацияцикла прямого доступа вызывается сигналом ЛБЕ,БТ. - стробом запоминаниястаршего байта адреса ячейки памяти,к которой обращается контроллер ПД.Обращение к ОЗУ происходит также какпри взаимодействии с процессором приусловии программирования БИС ПД нарежим удлиненной записи в память, Невыполнение этого условия (обычная запись) может привести к пропуску сигнала МЕМ за счет его значетельного ния,Устройство ллл управления днам- ческой памятью, содержащее формирователь управляющих сигналов, мультипликатор адресов, дешифратор, первый счетчик строк регенерации, о т л и ч а ю щ е е с я тем, что, с целью 35упрощенил устройства и расширения функциональных возможностей за счет обеспечения независимости работы от типа системного контроллера, в устройство введен регистр данных, второй счетчик строк регенерации, а формирователь управляющих сигналов содержит В-триггер, РБ-триггер, первый и второй одновибраторы, первый и второ 45элементы ИП 11, элемент И и элемент НЕ, причем входы первого элемента И 1 П 1 являются входами синхронизации и строба адреса устройства, а выход соединен с первым входом элемента И, второй вход которого подключен к выходу элемента НЕ, вход которого является входом блокировки устройства и соединен с первым входом второго элемента ИЛИ, второй вход которого является входом 55чтения устройства, а выход подключен к входу выборки регистра данных, информационные входы и выходы которого являются соответственно информационными входами и выходами устройства,запаздывания по отношению к моментуанализа этого сигнала в узле управления (по ТУ Б 11 С КР 580 ВТ 57 задержкасигнала 11 Е 1 Пс относительно началатакта БЗ может составлять 250 нс)В циклах ПД по чтению ОЗУ режим удлиненной записи в контроллере ПД может не использоваться. На фиг, 3 показано взаимодействие устройства управления и контроллера прямого доступа в режимах чтения памяти и записи в памятьТакже как при работе с процессором в режиме ПД выполняется Ф о р м у л а изобретенияа вход синхронизации соединен с входом установки первого одновибратора и с прямым выходом КБ-триггера, инверсный выход которого подключен к5 синхровходу дешифратора и к управляющему входу первого счетчика строк регенерации, информационные входы и выходы которого соединены между собой, а выход переполнения подключен к счетному входу второго счетчика строк регенерации, информационные выходы первого и второго счетчиков строк регенерации соединены с информационными входами второй группы мультиплексора адресов, информационные входы первой группы которого подключены к шине логического нуля, а информационные входы третьей и четвертой групп являются соответственно входами стар ших и младших разрядов адреса устройства, инверсный выход 0-триггера соединен с прямым импульсным входом первого одновибратора, с прямым импульсным входом и входом установки 25 второго одновибратора и с Б-входомКБ-триггера, К-вход которого подключен к инверсному выходу второго одновибратора, прямой выход которого является выходом строба адреса строкиустройства и соединен со счетным входом первого счетчика строк регенерации и с первым управляющим входоммультиплексора адресов, выходы которого являются адресными выходами устройства, а второй управляющий входподключен к выходу элемента И и к информационному входу Э-триггера, синхровход которого соединен с инверснымимпульсным входом второго одновибратора и является входом синхронизацииустройства, инверсный импульсный входи инверсный зыход первого одновибратора являются соответственно входоми выходом записи устройства, информационные входы и выходы дешифратораявляются соответственно адреснымивходами выборки и выходами стробастолбца устройства,,Иалец каз 7048/52 Тираж 558 Под пи сно е1 ИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС113035, Г 1 осква, М(-35, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент, г. Ужгород, ул. Гагарина, 10