Управляющий регистр для буферного запоминающего устройства

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 51)4 С 11 С 1 РЕТЕНИ фЕРгр фиг. 1 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ АВТОРСКОМУ СВИДЕТЕПЬС(54) УПРАВЛЯЮЩИЙ РЕГИСТР ДЛЯ БУНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА(57) Изобретение относится к вычислительной технике и может быть использовано в БИС буферных запоминаюших устройств типа Г 1 РО на совмещенных транзисторных структурах (инжекционных схемах). Целью изобретения является расширение области применения регистра за счет обеспечениявозможности асинхронной работы и формирования требуемых по длительности1499405сигналов управления сдвигом, Эта цель достигается путем организации в управляющем регистре внутренней асинхронной времяформующей цепи, состоящей в каждом разряде из триггера 1, усилителя 5 и логического элемента 10. Такая цепь производит асинхронное формирование требуемых по длительности сигналов, управляющих сдвигом в элементах памяти накопителя ЗУ. При этом, во-первых, импульсы на выходах сдвига управляющс о регистра уплотнены, во-вторых, вовремяформирующей цепи содержится идентификатор задержки переключения элементов памяти 28, благодаря чему приотклонении питающих инжекционных токов время срабатьгвания инжекционныхэлементов памяти хотя и изменяется,но соответственно изменяется и длительность Формируемых импульсов,оставаясь всегда такой, какая необходима для надежного переключенияэлементов памяти. 3 ил.Изобретение относится к вычислительной технике и может бьггь использовано в буферных запоминающих уст ройствах (ЗУ) типа Г 1 ГО на совмещенных и-р-п-р-транзисторных структурах (инжекционных схемах).Цель изобретения - расширение области применения регистра за счет возможности асинхронной работы и формирования требуемых по длительности сигналов управления сдвигом,На фиг. 1 приведена схема управляющего регистра и его подключение к числовым линейкам (ЧЛ) буферного ЗУ; на фиг. 2 - схема усилителя;на фиг. 3 - схема элемента памяти (ЭП) ЧЛ.Управляющий регистр (УР) содержит 35 в каждом 3.-м разряде,.= 1., , триггер 1, состбящий из первого . и второго 3 ключевых и-р-и-транзисторов и совмещенного с ними токозадающего транзистора 4, усилитель 5, имеющий 40 вход 6, первый 7 и второй 8 токовые выходы, потенциальный выход 9, и логический элемент 10, состоящий из токозадающего р-п-р-транзистора 11 и тслючевого и-р"и-транзистора 12, д 5 три вьп,-одных буферных формирователя 13 -15 и два входных буферных формирователя 16 и 17. На схеме (фиг. 1) показаны также вход 18 записи, вход 19 считывания, выход 20 готовности записи, выход 21 готовности считывания, выход 22 наращивания памяти УР, выходы 23 и 24 управления сдвигом УР, шина 25 инжекционного питания, шина 26 нулевого потенциала УР, числовые линейки 27, состоящие из элементов 28 памяти.Усилитель 5 (фиг. 2) содержит и-р-а-транзисторы 29 и 30, совмещенные с р-п-р-транзисторами 31 и 32, и-р-и-транзистор 33; пять резисторов 34-38, шину 39 питания.Элемент памяти (фиг. 3) содержит и-р-и-транзисторы 40 и 41 г сонмещенные с р-и-р-транзистором 42, и-р-и-транзисторы 43 и 44, совмеценные с р-и-р-транзистором 45. Диоды 46 и 4 являются общими для всей ЧЛ. 48 - инжектор накопителя буферного ЗУ. Элементы памяти каждой ЧЛ парафаэно связаны с соответствующими элементами памяти предыдущей и последующей ЧЛ.Управляющий регистр работает следующим образом.При частичном заполнении ЗУ определенное количество триггеров правой расти УР установлено в "1", а невой части - в "0". единичное состояние триггера соответствует аю, когда транзистор 2 открыт, а транзистор 3 закрьгт.В ржиле хранения открьгг один из двух транзисторов: 2 н 1."м триггере нли 3 в (д)-м, вследств чег: ходные транзисторы 29 (Фиг. 2) всех усилителей 5 закрьггы, транзисторы 32 открьггы, и базы транз .-торов 12 блокированы нулевым потенциалом, Транзисторы 33 закрыты, на токовых выходах усилителей всех разрядов УР напряжение 0 В.При записи в буферное ЗУ нового информационного слова на вход 18 подается короткий импульс, и в базу входного транзистора 29 первого усилителя инжектируется заряд, транзистор 29 открывается, а транзистор 30 закрывается и разблокирует базу транзистора 12. База транзистора 33 заряжается, на первом и втором выходахтранзистора 29 в 1-м усилителе, и на его выходах Формггруются импульсы, по которым информационное слово пз (1-1)-й ЧЛ переписываетгя в 1-ю5 открывается транзистор 12 1-го разряда, и 1-й триггер переключается обратно в "1", а (1-1)-й переключается в 0". Далее аналогично Формируются импульсы ца выходах (1-1)-гоц ц 1 О усилителя. Иаркерцыг 0 продвигается по УР до тех пор, пока в "0" , не переключится грапцчцый триггер,ц 11. находящийся до этого в 1, и соответственно, по выходам УР справа налево "пробегают" импульсы, За такой цикл весь массив хранимых в ЗУ данных сдвигается ца одну позицию к выходу. Формироваггие Сд происходит аналогичгго режиму записи.20Таким образом, УР осуществляет асицхр оццое Фор мир оганге по с воим смежным выходам уплотненных (соприкасающихся) во времени импульсов. Перекрытие импульсов приводит к сквозцьгм переносам в накопителе и, следовательно, к сбоям, а паузы между импульсами приводят к понижениго быстродействия.Запись и считывание в буферном ЗУ30 асинхронны и независимы. Возможноодновременное многократное обращение для записи и считывания с различной частотой. При этом по УР движутся навстречу маркерные "1" и "0", прерывание их в гранич ом разряде происхо дит ацалогичгго рассмотренному случаю без конфликтных ситуаций. Максимальная частота записи/считывания определяется длительностью Формируемьп импульсов и ранна 1/2 Г.Рассмотрим и сопоставим процессы переключения ЭП и УР. В режиме хранения транзисторы 40 и 41, образующие триггер хранения, запитаны через диод 45 46 и транзистор 42 током хранения, а транзисторы 43 и 44, образующие входной парафазный триггер, не запитаны. При формировании импульсов ток питания трацзисОров 40 и 41 увеличивается приблизительно па порядок, и запитываготся транзисторы 43 и 44. Открывается тот из них, база которого соединена с коллектором закрытого транзистора 40 (или 41) (.-1)-го ЭП,55Допустим, что конструктивно транзисторы 43 и 44 идентичны транзистору 12, Ицжекция заряда в их базы осуществляется от одной и той же шинь 23, следовательно, транзисторы 43,44 и 12 переключаются за одно и тоже время.После открывания транзистора 43(44) ЭП и транзистора 12 нулевой потенциал воздействует на базы транзистора 40 (41) ЭП и транзистора 3в 1-м, а также транзистора 2 в (.-1)-мразрядах УР, разряжая их, что приводит к закрыванию этих транзисторов,причем возможно временное выравнивание переходных процессов закрыванияуказанных транзисторов путем регулирования величины тока питания по инжектору УР (шине 25) . Аналогичным образом достигается временное выравнивание переходных процессов открывания транзистора 41 (40) ЭП и тран-зистора 2 в г: - м, а также транзистора 3 в (.-1)-м разрядах УР,Момент открывания транзистора41 (40) является окончанием временипереключения ЭП И ), поскольку вэтот момент происходит фиксированиесостояния ЭП внутренней триггернойсвязью,Таким образом, имеют место дваидентичных во времени переходныхпроцесса: последовательное переключение трех транзисторных структур вЭП и последовательное переключениетрех аналогичных структур в УР. Другими словами, времяформирующая асинхронная цепочка УР составлена так,что содержит в себе идентификаторзадержки и ер еключ ений ЭП,1Для надежного переключения ЭП;имеющих некоторый технологическийразброс параметров, необходимо, чтобы длительность импульса Г , быланесколько больЪе времени С , Смомента окончания переключения ЭПимпульс 9, длится еще некотороевремя, определяемое зарядом базытранзистора 30 и разрядом базы транзистора 33 (задержкой выключения уси"лителя).Из-за отклонения режимных и технологических параметров в буферном.ЗУ (температуры, напряжения питания,эффективности инжектора, удельногосопротивления резистораи других)происходит значительное изменениеинжекционных токов и-р-и-р-транзисторных структур, что приводит к изменению времени их переключения.Однако благодаря идентификатору задержки переключения ЭП во времяО 1499405 1 О к: гь- ." формирующей цепи УР длительность 7 всегда будет такой, какая необходима для надежного переключения ЭП накопителя, но без временной избыточности.Таким образом, предлагаемый УР обеспечивает асинхронное формирование оптимальных по длительности сигналов управления сдвигами в накопителе буферного ЗУ: импульсы на 1-м и (+1)-м выходах регистра во времени уплотнены (соприкасаются), а во времяформирующей пепи УР содержится идентификато, ,держки переключения ЭП накопителя, вследствие чего длительности управляющих импульсов оптимальны. УР может быть составной частью БИС буферного ЗУ, которая может быть изготовлена по стандартной изоплцпарной технологии. ормули о. петенькаУправляющий гс; ц тр для буферного запоиивгнис о . , о 1 т 1 д содг 1 ".лтий,;д:.1 эрч",с триггер, сост - "с о . ать,"т о ключевых1 о;а:. юпе о р-и р,зи, . ра .цр которого сциеп с в дом .:;оке, опногс питания рег";стра а псраы 1. и торо,. колектор:.: соединены соответ венно с базамт. , ервого и второго и первыми коллект - .:."-1: второго и первого ключевых и-р -иаанзисторов, эмиттерь 1 которых и база35:ах, кроме пер 1 л - Р орьЧм :. гсг 1 м зт орт.о и - ряэи тора тр": дшествующег, азряда. дервьпт токовый в,код усилителя в каждом разряде является первым выходом управления сдвигом регистра, первый выходной буферный формирователь, вход которого соединен с третьим коллектором первого50 ключевого и-р-и-транзистора триггера первого разряда, а выход является выходом готовности записи регистра, первый входной буферньп 1 формирователь, выход которого соединен с вторым коллектором первого ключевого и-р-и-транзистора триггера первого разряда, а вход является входом записи регистра, второй выходной буферный формирователь, вход которого соединен с вторым коллектором второго ключевого п-р-и-транзистора триггера последнего разряда, а выгход является выходом готовности считывания регистра, второй входной буферный формирователь, выход которого соединен с базой первого ключевого п-р-и-транзистора триггера последнего разряда, а вход является входом считывания регистра, о т л и ч а ю щ и й с я тем, что, с целью расширения области применения регистра за счет возможности асинХронпой рабе.ч . формирования тр бус.; . по длите. сти сигна 1 о уг -ражения сдвигом, в него введен, третий выходной буферный формиров тель и в каждый разряд регистра ло гический элемент, сос.:оящий из ключ вого п-р - и-транзистора и токозад щего р-п-р-транзистора, коллекар ко ор; го соединен с базой ключево о; ранзистора.-.: -г.р - с , р."оя я эь;.;-Р-п-трав.н стора и с;пи.ой .улевого 1 отецциала рег .трвторой токовьц: тыход усилителядого разряда является соотве-:с;.;,щим выходом упраглеги=, сд=;кт,. р:.гистра потенци:льный выход уси;.";теля в каждом разряд- соеди.-.=к сбазой ключевого и - р-и-транэистор:я,".гическ 1 го элемента данного ра"ряпа, пе; вьпЪ коллектос ко-.э= апина . с базой второго ключ.:вог;и- р "и- -,:.;. нзистора три 1 гера д" нло.. аэрвда, а второй кс:.-,астор в каждом разряде, кроме первого"оеп"ченс базой первого ключ"-:- о р-и-транзистора триггера предыдущего разряда, второй коллектор ключевого п-р-итранзистора логического элемента первого разряда соединен с входом выходного буферного формирователя, выходкоторого является выходом наращивания памяти регистра., Патай ект Н. Тук Редак писно ираж 558 НТ ССС оизводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина,Заказ 4700/51 БНИИПИ Государственного 113035, омитетаосква,о изобретениям35, Раушская на открытия , д. 4/5