Динамическое оперативное запоминающее устройство

)4611 С 11 ГОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТНРЦТПРИ ГКНТ СССР ПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ( С аль тво ССС 00, 198 минающи е. /Под и связь 24. ред(54) ДИНАМИЧЕСКОЕ ОНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение оттельной технике, анающим устройствам АТИВНОЕ ЗА слии- чеосится к выч именно к зап ВМ, предназ л.(56) Авторское свидетельУ 1177820, кл. С 06 Р 13Полупроводниковые запустройства и их примененА,Ю.Гордонова, М.: Радио1981, с. 134-135, рис. 3 но преимущественно для использования в составе вычислительной машиныколлективного пользования. Цель изоб-ретения - расширение области применения устройства за счет возможностиобращения к памяти несколькими пользователями. Устройство содержит матрицу 1 блоков оперативной памяти, всостав которой входят 41 блоков памяти, регистр 2 ацреса, состоящий изрегистра 21 младших разрядов адресаи регистра 2старших разрядов адреса, блок 3 управления, дешифратор 4адреса, регистр 5 адреса регенерации, регистр 6 кода разделения памяти, блок 7 коммутации с соответствующими функциональными связями. 4 ип.,1499401Изобретение относится к вычислительной технике, а именно к запоминающим устройствам ЭВМ и предназначе.)но преимущественно дляиспользования в составе вычислительной машины коллективного пользования.Цель изобретения - расширение области применения устройства путемобеспечения возможности обращения кпамяти несколькими псльзователями.На фиг. 1 приведена функциональная схема устройства; на фиг. 2функциональная схема дешифратора адреса, на фиг. 3 - функциональная 15схема блока управления; на фиг. 4 -временная диаграмма работы устройства.Пример конкретной реализации устройства приводится применительно к 20требованиям ОСТа для междумодульного параллельного интерфейса (МПИ),который используестя в ЭВМ типа"Электроника". Кроме того, регистрразделения имеет 4 разряда (применипельно к вычислительной системе для16 пользователей).Устройство содержит (фиг. 1) матрицу блоков 1 оперативной памяти,в состав которой входит 4 х блоков памяти динамического типа, гдедляконкретного примера, в зависимости отиспользования конкретной микросхемы,приведены в таблице,К 565 РУ 3,РУ 6 К 565 РУ 5 К 565 РУ 732 8 2ем ФЮ40Кроме того, устройство содержит регистр 2 адреса, состоящий из регистра 2, младших разрядов адреса и регистра 2старших разрядов адреса, блок 3 управления, дешифратор 4 ацреса, регистр 5 адреса регенерации, регистр 6 кода разделения памяти, блок 7 коммутации, который в простейшем случае представляет собой медные штыри, закрепленные на печатной плате, а коммутация осуществляется путем накрутки проводника на соответствующие штыри, счетчик 8 адресов регенерации, магистральные приемопередатчики 9, соответственно старнегЬ и младшего байтов, магистральные приемник 10 и передатчик 11, информационные выходы 12 и 13 соответственно старшего и младшего байтов блоков 1 оперативнойпамяти, адресные входы 14, информационные входы 15 и 16 соответственно младшего и старшего байтов блоков 1 оперативной памяти, входы 17 и 18 стробирования адресов строк блоков 1 (КА 81 и ВА 82), вход 19 разрешения записи блоков 1 (ЙЕ), входы 20 (САЯ) стробирования адресов столбцов блоков 1, выходы 21 регистра Б, счетный вход 22 счетчика 8 адресов регенерации, вход 23 активной синхронизации устройства (СИА), вход 24 регенерации (РГН), выход 25 дешифратора 4адреса, вход 26 управления магистральных приемопередатчиков 9, входы 27 управления регистров адреса 2 и регенерации 5, выход 28 пассивной синхронизации устройства (СИП), межмодульный параллельный интерфейс (МПИ) 29группу шин 30 адреса данных МПИ, группу управляющих шин 31 и 32 МПИ, входы 33 блока 3 управления, групповую линию связи управляющих шин МПИ 29 с блоком управления, вход 34 младшего разряда адреса блока 3 управления.Дешифратор 4 адреса (фиг, 2) содержит элемент 35 сравнения, блоки 36 и 37 коммутации и триггер 38.Блок 3 управления 3 (фиг, 3) содержнт блоки 39 и 40 постоянной памяти, счетчик 41, триггер 42, делитель 43, элемент И 44, триггер 45, вход 46 системного генератора, выходы 47 и 48, входы 49 блока 39 и входы 50 - 52 блока 40.Устройство работает следующим образом.Дешифратор 4 адреса предназначен для дешифрации обращения к устройству. В ЭВМ типа "Электроника" все устройства, подключенные к МПИ, представлены в виде адреса из адресного. пространства вычислительной системы. Поэтому факт обращения к устройству устанавливается путем дешифрации адреса по сигналу СИА (входы 23), который защелкивает адрес в регистре 2 адреса, младший разряд адреса в триггере 45 (триггер байта) одновременно поступает в дешифратор 4 адреса, при этом открывает элемент 35.сравнения (фиг, 2), Если в это время совпадают коды на входах элемента 35 сравнения, сигналом с выхода этого элемента устанавливается триггер 38.Так как адресное пространство вычислительной системы распределяетсямежду ОЗУ, ПЗУ и внешннйи устройствами, то ОЗУ могут быть отведены различные области в пределах адресногопространства. Дпя настройки к отведенной области памяти дешифратор 4адреса содержит два блока 36 и 37 коммутации. Первый блок 36 предназначендля коммутации дешифрируемьи разрядовадресного слова, которые подведеныпо линиям 16 и 21, так как адресноеслово в устройстве образуется добав"лением к адресным разрядам с МПИ 29разрядов регистра 6 кода разделенияпамяти (в данном примере максимальная разрядность адресного слова составляет 4+16=20). Второй блок 37предназначен для задания номера банка памяти, т.е. установленной области памяти, 20Таким образом, если устройствовыбрано, т.е. поступил в устройствозапрос с МПИ 29, то по шине 25 сигнал выбора устройства поступает вблок 3 управления. При этом открывается (фиг. 3) счетчик 41 и триггер42. По очередному отрицательному срезу сигнала системного генераторана входе 46 установится триггер 42,который открывает элемент И 44,и при 30последующих сигналах системного генератора счетчик 41 начинает перебирать адреса блока 39, на выходах которого формируются управляющие сигналы, Содержание управляющих сигналовопределяется по состоянию входов 33 и21.Выбор блока 1 осуществляется путемвозбуждения одной из шин ВАЗ 1 2 и,по крайней мере, одной из шин САБ 1. 40Выбор одной из шин ВАЯ 1,2 определяет состояние входа 49, по которомуна вход блока 39 постоянной памятипоступает сигнал младшего разряда регистра б. 45Выбор одного из выходов 20 (сигнал САБ) осуществляется посредствомдешифрации состояний входов 50-52 ивыхода триггера 45, На входы 50 и 51блока 40 постоянной памяти поступают 50состояния двух разрядов регистра 6,а совокупность состояний входов шин52 и триггера 45 определяет выбор офного или двух байтов,Таким образом, координата активного блока оперативной памяти в основном определяется состоянием регистра 6. Последний загружается с МПИ29 по сигналу регенерации, который инициируется системой синхронизации вычислительной системы. По содержанию код, загружаемый в регистр 6, на каждом цикле увеличивается на единицу так, что изменение состояний младшего разряда регистра 6 разделения имеет вид меандра, причем период меандра должен быть не более 4 мс. Следовательно, каждая строка накопителей в матрице активизируется в течение 2 мс и после этого переходит в пассивный режим, т.е. в режим регенерации, а другая строка накопителей матрицы будет в обратной фазе повторять режим первой строки.Рассмотрим работу устройства на примере канального цикла ВИВОД (запись в ОЗУ). Допустим, что вход 49 (младший разряд регистра 6) имеет низкий уровень, следовательно, верх-ние блоки 1 в активном режиме, а нижние блоки 1 в режиме регенерации. С приходом сигнала по входу 25 (с дешифратора 4 адреса) блок 39 формирует код на выходах 27, по которому выход регистра 5 адресов регенерации переходит в третье состояние, а выход регистра 2 переходит в активный режим (фиг, 4), При переходе счетчика 41 развертки в состояние "1" формирует. ся сигнал КАЯ 1, который стробирует адрес строки в блоках 1; (верхняя строка). На следующем такте счетчика 41 блок 39 на выходах 27 формирует новый код, который запирает регистр 2 и открывает регистр 2 т.е. на входах 14 устанавливает следующую группу адресных разрядов, которая с увеличением счетчика 41,еще на единицу стробируется сигналом САЯ в блоке 1, На следующем такте регистр 2 ,запирается и открывается регистр 5 1 адресов регенерации, при этом изменение состояния входов 14 адресов для выбранного блока 1 не имеет значения.На следующем такте счетчика 41, если нет сигнала направления передачи данных, в данном примере сигнал "Вывод", который поступает на входы 33, то блок 39 формирует на выходе 47 сигнал, который переключает триг" гер 42. Следовательно, элемент И 44 запирается и дальнейшая развертка счетчика 41 приостанавливается. С приходом сигнала "Вывод" триггер 42 снова устанавливается и счетчик 41 переходит в следующее состояние, приакции устройства на канальные запросы.Формула изобретения Динамическое оперативное запоминающее устройство, содержащее матрицу блоков оперативной памяти, регистр55 адреса, счетчик адресов регенерации, дешифратор адреса, блок управления, причем адресные входы блоков опера тивной памяти матрицы подключены к выходам регистра адресов, входы режима блоков оперативной памяти матрицы подключены к соответствующему выходу блока управления, входы стробирования адресов строк блоков памяти каждой строки матрицы подключены к соответствующим выходам блока управления, входы стробирования адресов столбцов блоков памяти каждого столбца матрицы подключены к соот. - ветствующим выходам блока управления, информационные входы первой и второйгрупп регистра адреса являются адресными входами соответствующих групп устройства, вход записи регистра адреса подключен к входу активной синхронизации блока управления и является одноименным входом устройства,счетный вход счетчика регенерации подключен к соответствующему выходу блока управления, входы первой группы дешифратора адреса подключены к информационным входам второй группырегистра адреса, первый и второй входы активации регистра адреса подключены к соответствующим выходам блокауправления, выход пассивной синхронизации блока управления является одноименным выходом устройства, о т - л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства йутем обеспечения возможности обращения к памяти несколькимипользователями, оно содержит регистр кода разделения памяти, блок коммутации и регистр адресов, регенерации,выходы и информационные входы которого подключены соответственно к адресным входам блоков. оперативной памяти матрицы и к выходам счетчика адресов регенерации, вход активации регистра адресов регенерации подключен к соответствующему выходу блока управления, информационные входы второй группы дешифратора адреса подключены к информационным входам первой группь 1 блока коммутации, к входу задания режима блока управления и к выходам регистра кода разделения памяти, информационные входы которого подключены к информационным входам первой группы регистра адреса, информационные входы второй группы блока коммутации подключены к информационным входам второй группы блока регистра адреса, первый и второй входы разрешения записи которого подключены к10 соответствующим выходам блока коммутации, вход записи регистра кода разделения памяти является входом разрешения регенерации устройства, выход дешифратора адреса подключен квходу разрешения записи/чтения блокауправления, информационные входы иинформационные выходы блоков оперативной памяти первой группы столбцов матрицы являются соответственно информационными входами и информационными выходами первых групп устройства,информационные входы и информационные выходы блоков оперативной памяти второй группы столбцов матрицыявляются соответственно информационными входами и информационными выходами вторых групп устройства.1499401 Жую ЧВ тенко Корректор М.Самборска едактор Н,Т 9/50 Тираж 558 Подписное сударственного комитета по изобретениям и о113035, Москва, Ж, Раушская наб.,1 1зводственно-издательский комбинат Патент , г.ужгород, ул. Гагарина,10 аказНИИПИ Юию ГУ ЮМ Ь/Е Юую Составитель С.Ш ехред А.Кравчу тиям при ГК4/5