Устройство кодирования блоковых кодов

СООЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 80144841 А 1 5 4 Н 03 М 13/02 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГННТ СССР И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРФ 1390801, кл, Н 03 М 13/02, 985,Питерсон У., Уэлдон К, Коды, исправляющие ошибки, М.: Мир, 1976,с. 254, рис8.2,(54) УСТРОСТВО КОДИРОВАНИЯ БЛОКОВЫХКОДОВ(57) Изобретение относится к вычислительной технике и технике связи. Егоиспользование в системах хранения,обработки и передачи информации позволяет упростить устройство и расширить область его применения за счетобеспечения возможности кодированиянелинейных кодов, Устройство содержитбуферные регистры , группу 3 блоковполусумматоров. группу 5 умножителейв поле Галуа и блок 7 ключей. Благодаря введению буферных регистров 2,группы 4 блоков полусумматоров, группы 6 умножителей в поле Галуа, блока8 ключей, блоков 9 и 10 коммутаторовблока 1 управления и преобразователя12 кодов в устройстве обеспечиваетсяупрощение структуры и появляетсявозможность кодирования не тольколинейных, но и нелинейных кодов.1 з.л, ф-лы, 2 ил.Изобретение относится к вычислительной технике и технике связи и может использоваться в системах хранения,обработки и передачи цифровой информации, в том числе по линиям связис многопозиционной модуляцией.,Цель изобретения - упрощение устройства и расширение области его применения за счет обеспечения воэможности кодирования нелинейных кодов.На фиг. 1 изображена блок-схемапредлагаемого устройства кодированияблоковых кодов; нафиг. 2 - функциональная схема блока управления, 15Устройство кодирования блоковыхкодов (фиг. 1) содержит первый -(и 7-К 1-ый щ 1-разрядные буферные регистры 1 (ш 1 -разрядность символовпервого входного (и , К11 1)-кода), 20первый - (и -К 2) "ый ш 2-разрядные буферные регистры 2 (к -разрядностьсимволов второго входного (и, К 2,й 2)-кода), первую и вторую группы 3и 4 блоков полусумматоров, первую ивторую группы 5 и б умножителей в поле Галуа, первый и второй блокии8 ключей, первый и второй блоки 9 и10 коммутаторов, блок 11 управленияи преобразователь 12 кодов, На фиг. 1обозначены первые и вторые информационные входы 13 и 14, тактовый вход15, вход 16 импульса начала информа ции, информационные выходы 1, выход18 импульса запроса. 35Блоки полусумматоров групп 3 и. 4содержат каждый соответственно ш 1 и шполусумматоров,Умножитель в поле Галуа групп 5 40и 6 представляют собой преобразователи кодов на основе ПЗУ с жесткимпрограммированием, на выходе которыхформируются коды, равные произведениювходного входа на соответствующийэлемент поля СР(2 ") - для группы5 или поля СР(2) - для группы 6.Блок 11 управления (фиг. 2) содержиттриггер 19, элемент И 20, первый -третий счетчики 21-23. На фиг. 2обозначены первый и второй входы 2450и 25 и первый - четвертый выходы 2629. Преобразователь 2 кодов можетбыть реализован на ПЗУ с жесткимпрограммированием. Счетчики 21-2355имеют коэффициенты пересчета соответственно К 7, Ки и, причем послепереполнения счетчика счет в нем останавливается.Работу устройства кодирования блоковых кодов рассмотрим на примере конструкции, состоящей из блоков, кодирующих информацию следующими кодами: код Рида-Соломона РС, (15, 11, 5) над полем Галуа СР(2 "), т.е. п= =15, К=11, й,5, а =4 (первый входной код); код Рида-Соломона РС 2(15, 13, 3) над полем Галуа СР(2 ф), т.е. п,=15, К 2=13, 62=3, тих=4 (второй входной код); нелинейный код Нордстрома-Робинсона Н-Р (16, 8, 6), т.е. и=16, Кд=ш 1+тд 2=8, 6=6 (выходной код); ортогональный код, вложенный в код Н-Р (16, 4, 8), т.е. ив=16, К=тп =4, Яд=8 (выходной код),Представление ноля Галуа СР(2 ) в виде двоичных гинейных комбинаций по нормальному базисувыглядит следующим образом: Устройство кодирования блоков кодов работает следующим образом.Поступающий на вход 16 устройства импульс начала информации подается на второй вход 19 блока 11 управления, где обнуляет счетчики 21-23 и перебрасывает триггер 19 в состояние логической единицы. Сигнал логической единицы с выхода триггера 19 поступает на вход элемента И 20 и дает разрешение прохождению тактовых импульсов, поступающих с входа 15 устройст ва на первый вход 18 блока 11 управления.С выхода элемента И 20 пятнадцать тактовых импульсов поступают на входы обнуления счетчиков 21-23. С выхоЫ Ы 1 1О 0 1 1 1 0 ОО1 О О 0 О 1 О 0 1 О 1 О 11 0 0 о 2 з ыф с 6 720 0000 0101 0011 0110 1111 1010 1100 1001 Приведем вспомогательные последовательности Ь д=(1, 8)45 0000 0000 0000 0000 1110 1110 1101 0010 1011 11 0 0100 1010 1001 1100 110111 Ь 4= Ь = 5 161111 1001 1100 1010 1111 1100 1010 О10 1110 1101 1011 1000 0111,0111 1110 000 3 14484 да счетчика 21 импульс длигельностью в одиннадцать периодов тактовой частоты поступает на входы управления блоков 7 и 9. С выхода счетчика 225 импульс длительностью в тринадцать периодов тактовой частоты поступает на входы управления блоков 8 и 10.С выхода счетчика 23 импульс запроса возвращает триггер 19 в нулевое состояние, прекращая прохождение тактовых импульсов через элемент И 20, при этом импульс запроса поступает на выход 29 блока 11 управления и на выход 18 устройства, 15 С поступлением импульса начала информации на входы 13 и 14 поступает двоичная информация по четырем разрядам в параллельном виде с частотой тактовых импульсов, причем на входы 13 двоичная информация поступает в течение одиннадцати тактов, а на входы 14 - в течение тринадцати тактов,Для рассматриваемого случая блоки 1, 3, 5, 7 и 9 соединены в соответствии с порождающим полиномом кода РС,:.8,(х)=х 4+Ых+ (х+сРх+ а 30 и осуществляют формирование четырех избыточных символов кода РС 1. В течение первых одиннадцати тактов входная информация с входов 13 поступает через замкнутые ключи блока35 7 на входы умножителей группы 5 и одновременно через блок 9 на соответствующие входы преобразователя 12 кодов, Сформированные четыре избыточных символа кода РС выдаются на соответствующие входы преобразователя 12 кодов через блок 9 следом за информационными символами, при этом ключи блока 7 разомкнуты. 144Блоки 2, 4, 6, 8 и 10 в этом случае соединены в соответствии с порождающим полиномом кода РС:а,(х)- +Р + и осуществляют формирование двух избыточных символов кода РС.В течение первых тринадцати тактов входная информация со входов 14 поступает через замкнутые ключи блока 9 на входы умножителей группы 6 и одновременно через блок О на соответствующие входы преобразователя 12 кодов. Сформированные два избыточных символа кода РС выдаются на соответствующие входы преобразователя 12 кодов через блок 10 следом за информационными символами, при этом ключи 1 блока 9 разомкнуты,Преобразователь 12 кодов представ" ляет собой для данного случая преобразователь восьмиразрядной двоичной информации в шестнадцатиразрядные кодовые слова нелинейного кода Н-Р (6, 8, 6) и вложенного в него ортогонального кода (16, 4, 8)./Кодовые последовательности кода .(16, 4, 8) представляются следующей матрицей Н 1Н,НН ННН ННКодовые слова нелинейного кода с вложенным ортогональным кодом образуются таким образом:в 3 5Ь,ВН или,. Ь;Оф Нв 1где Ь - инверсные последовательности Ь 1, 109 - суммирование строк матрицыН с последовательностью Ь; или ЬПрономеруем разряды двоичных последовательностей Ь Ь, и столбцыматрицы Н 1 слева направо с первого 15по шестнадцатый,Тогда выбор одной из строк матрицы Н, определяется двоичным наборомна соответствующих входах преобразователя 12 кодов, совпадающим с одним из двоичных наборов во втором,третьем, пятом и тринадцатом столбцах матрицы Н 6.Выбор одной из последовательностейЬ; или Ь; определяется двоичным набором на соответствующих входах преобразователя 12 кодов, совпадающимс одним из двоичных наборов в девя -том, десятом, одиннадцатом и двенадцатом разрядах последовательностей 30Ь; или Ь;.Так с каждым тактом поступленияинформации на входы 13 и 14 устройства с выходов 17 снимается шестнадцать разрядов практически без задержки, если не учитывать задержкиэлементов.Весь двоичный массив информациииз 9 б разрядов поступающий на входыустройства, кодируется за пятнадцатьтактов и получается (и, 1, В) код(240, 9 б, 24).Таким образом обеспечивается упрощение устройства и расширение областиего применения за счет многокаскадного построения устройства с использованием коротких линейных и нели"нейных кодов. Кроме того, предлагаемое устройство позволяет кодироватьинформацию, поступающую на его входы,50как в старт-стопном, так и в циклическом режимах и обеспечивает болеевысокую кодовую скорость К-М/и передачи при одинаковом числе информа 55ционных символов и расстоянии Хемминга,Предлагаемое устройство обеспечивает также выдачу выходной кодированной информации практически без задержки по отношению к входной, что дает дополнительное преимущество при использовании устройства в многопозиционных системах связи.Формула изобретения1, Устройство кодирования блоковых кодов, содержащее первый - (п- -К )-й ш -разрядные буферные регистры (и К- соответственно общее число символов и число информационных символов первого входного кода; ш, - разрядность Символов первого входного кода, выходы которых соединены с первыми входами одноименных блоков полусумматоров первой группы, первый блок ключей, выходы которого через первый - (п,-К )-й умножители в поле Галуа первой группы подключены соответственно к информационным входам первого ш -разрядного буферного ре" гистра и вторым входам первого - (и ;К,-1)-го блоков полусумматоров первой группы, выходы которых соединены с информационными входами соответственно второго - (и -К,)-го ш, - разрядных буферных регистров, вторые входы (п,-К,)-го блока полусумматоров первой группы являются первыми информационными входами устройства, о т л и ч а ю щ е е. с я тем, что, с целью упрощения устройства и расширения области его применения за счет обеспечения возможности кодирования нелинейных кодов, в устройство введены первый - (п,-К Д-й ш -разрядйые буферные регистры (К- число информационных символов второго входного кода; ш, - размерность символов второго входного кода, первый - (и- -К)-й блоки полусумматоров второй группы, первый - (и -К)-й умножители в поле Галуа второй группы, второй блок ключей, первый и второй блоки коммутаторов, преобразователь кодов и блок управления, выходы (и - -К,) - го блока полусумматоров первой группы соединены с информационными входами первого блока ключей, первые и вторые информационные входы первого блока коммутаторов подключены соответственно к выходам (п -К,)-го ш,-разрядного буферного регистра и первым информационным входам устройства, выходы первого - (п,-К -1)-го т -разрядных буферных регистров соеУиг, г Составитель О. Техред М.Диды винскийКорректор симишинец Редактор Т. Парфено Заказ 6852 Тираж 929 Подписноественного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб., д. 4/5 ВНИИПИ Г ГКНТ ССС ственно-полиграфическое предприятие, г, Ужгород, ул. Проектная Прои 14484 динены с первыми входами одноименных блоков полусумматоров второй группы, выходы которых подключены к информационным входам соответственно второго (п -К )-го ш -разрядных буферных регистров, выходы (п,-К )"го ш-разрядного буферного регистра соединены с первыми входами одноименного блока полусумматоров второй группы и первы О ми информационными входами второго блока коммутаторов, вторые информационные входы которого объединены с соответствующими вторыми входами (и-К)-го блока полусумматоров второй группы и являются вторыми информационными входами устройства, выходы (пт-К)"го блока полусумматоров второй группы соединены с информационными входами второго блока ключей, вы О ходы которого через первый - (и, - -К)-й умножители в поле Галуа второй группы подключены соответственно к первым информационным входам первого ш-разрядного буферного регистра и 25 первого - (и -К 1)-го блоков полу- сумматоров второй группы, первый и второй входы блока управления являют. ся соответственно тактовым входом и входом импульса начала информации 30 устройства, первый выход блока управ.ъ ления подключен к тактовым входам 14 8всех буферных регистров, второй и третий выходы блока управления соединены с управляющими входами соответственно первых и вторых блоков ключей и коммутаторов, выходы первого и второго блоков коммутаторов соединены с первыми и вторыми входа" ми преобразователя кодов, выходы которого являются информационными выходами устройства, четвертый выход блока управления является выходом импульса запроса устройства.2, Устройство по п, 1, о т л ич а ю щ е е с я тем, что блок управления содержит триггер, первый- третий счетчики и элемент И, первый вход которого является первым входом блока, входы обнчления первого - тре. тьего счетчиков и триггера объединены и являются вторым входом блока, выход триггера соединен с вторым входом элемента И, выход которого подключен к счетным входам первого - третьего счетчиков и является первым выходом блока, выходы переполнения первого и второго счетчиков являются соответственно вторым и третьим выходами блока, выход переполнения третьего счетчика соединен с установочным входом триггера и являетсячетвертым выходом блока.