Запоминающее устройство с обходом дефектных элементов памяти

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИК 9) (11) 1) 4 6 11 С 29/00 ЕТ СССРОТКРЫТИ ЕТЕН ТЕЛЬСТ ТВО ТОВ итель- инаюния - зобре 00 ГОСУДАРСТВЕННЫЙ КОМ ПО ДЕЛАМ ИЗОБРЕТЕНИИ ИСАНИЕ И К АВТОРСКОМУ(54) ЗАПОМИ НАЮЩЕЕ УСТРОЙС ОБХОДОМ ДЕФЕКТНЫХ ЭЛЕМЕПАМЯ.ТИ(57) Изобретение относится к вычислной технике, в частности к запомщим устройствам (ЗУ). Цель изобретеповышение надежности устройства. И тение позволяет использовать ЗУ с дефектными элементами памяти, которые могут быть распределены во всех разрядах ячеек памяти блока памяти, при этом схема соединений не зависит от конкретной локализации дефектов. Устройство содержит первый блок 3 памяти с избыточным количеством разрядов, второй 4 и третий 5 блоки памяти, в которых хранятся коды адресов ячеек памяти и разрядов с дефектами, мультиплексоры 7, демультиплексоры 8 и элементы ИЛИ 9, которые соединяют входы и выходы блока 3 памяти и регистра 6 числа. Устройство также содержит регистр 1 адреса и дешифратор 2 адреса.1 ил.5 1 О 15 формула изобретения 20 Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств.Цель изобретения - повышение надежности устройства.На чертеже представлена функциональная схема запоминающего устройства с обходом дефектных элементов памяти.Устройство содержит регистр 1 адреса, дешифратор 2 адреса, первый блок 3 памяти, имеющий (и+к) разрядов (где и - разрядность слов, хранимых в блоке памяти, к - максимально допустимое число дефектных элементов памяти в ячейке памяти), второй блок 4 памяти, предназначенный для хранения кодов адресов неисправных ячеек памяти, третий блок 5 памяти, предназначенный для хранения кодов номеров неисправных разрядов, и-разрядный регистр 6 числа, и мультиплексоров 7 с (1+К) информационными входами п, демультиплексоров 8 с (1+К) выходами, (п+К - 2) элементов ИЛИ 9. Устройство имеет адресные входы 10, вход 11 чтения-записи, вход 12 обращения, информационные входы 13 и выходы 14. Устройство работает следующим образом, Запись числа из регистра 6 числа в блок 3 памяти.На входы регистра 1 адреса и блока 4 памяти подают код адреса, по которому следует записать число из регистра 6. При этом в коде адреса в блоке 5 памяти записаны коды, определяющие в какие К из (и+К) разрядов блока 3 информация из разрядов регистра 6 числа не должна записываться, Допустим, в выбранном слове блока 3 разряды 1, 1, в-й являются дефектными (1 ф(1(ги(и+К) и К=З, т.е. количество дефектов максимально допустимое для этого К. В этом случае в соответствии с кодами, поступающими с выходов блока 5 на уыравляюшие входы демультиплексоров 8, и разрядов регистра 6 соединяются соответственно с разрядами блока 3 с 1-го по (1 - 1) -й, с (1+1) -го по (1 - 1) -й, с (1+1) -го по (гп - 1) -й, с (ги+1) -го по (и+К) -й выбранной ячейки памяти.Таким образом, в дефектные разряды (элементы памяти) ячейки памяти блока 3 информации из регистра 6 числа не записываются. При этом локализация дефектов несущественна, т,е. дефекты могут быть в любом из разрядов ячейки памяти,Считывание числа из блока 3 в регистр 6 числа.Считываемое слово было ранее записано по соответствующему адресу в и годных, из общего числа (и+К), разрядах блока 3. При подаче на входы регистра 1 и блока 4 кода адреса на выходах блока 5 появляются коды, поступающие на соответствующие управляющие входы мультиплексоров 7. 25 30 35 40 45 50 55 При этом на выходы мультиплексоров 7 подключаются выходы соответствующих разрядов блока 3 памяти, Так, если в выбранном слове дефекты в 1, 1, т-м разрядах блока 3, то на выходы мультиплексоров 7 подключаются соединенные с их информационными входами выходы с 1-го по (1 - 1) -й, с (1+1) го по (1 - 1) й, с (1+1) го по (ги - 1)-й и с (ги+1)-го по (и+К)-й разря. дов блока 3, С этих разрядов блока 3 производится запись числа в и разрядов регистра 6 числа. Информация с дефектных разрядов (элементов памяти) на выходы мультиплексоров 7 не поступает. При этом также локализация дефектов несущественна. Важно, чтобы количество дефектных элементов памяти было не более К,Запоминающее устройство с обходом дефектных элементов памяти, содержащее первый, второй и третий блоки памяти, регистр адреса, дешифратор адреса, регистр числа, мультиплексоры и элементы ИЛИ, причем входы регистра адреса и адресные входы второго блока памяти соединены поразрядно и являются адресными входами устройства, адресные входы третьего блока памяти соединены с выходами второго блока памяти, выходы регистра адреса подключены к входам дешифратора адреса, выходы которого соединены с адресными входами первого блока памяти, вход чтения-записи и вход выборки первого блока памяти являются соответственно входом чтения-записи и входом обращения устройства, входы и выходы разрядов регистра числа являются соответственно информационными входами и выходами устройства, отличаюиееся тем, что, с целью повышения надежности устройства, в него введены демультиплексоры, причем входы разрядов регистра числа соединены с выходами соответ. ствуюших мультиплексоров, информационные входы 1-го мультиплексора соединены с выходами с 1-го по (1+К)-й разрядов первого блока памяти (где 1(1(и); и - количество разрядов регистра числа; К - количество допустимых дефектных элементов памяти в каждой ячейке памяти), управляющие входы мультиплексоров соединены с соответствующими выходами треть. его блока памяти, выходы разрядов регист. ра числа соединены с информационными входами соответствующих демультиплексоров, управляющие входы которых подключены к соответствующим выходам третьего блока памяти, выходы 1-го демультиплексора, кроме первого выходыпервого демультиплексора и последнего выхода и-го демультиплексора, соединены через соответствующие элементы ИЛИ с входами с1387047 Составитель В. РудаковРедактор О. Головач Техред И. Верес Корректор В. БутягаЗаказ 1225/50 Тираж 590 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 1-го по 1+К) -й разрядов первого блока памяти, первый выход первого демультиплексора подключен к входу первого разряда первого блока памяти, вход (п+К)-го разряда которого соединен с (К+1) -м выходоми-го демультиплексора,