Устройство для связи микропроцессорных модулей с магистралью

СОЮЗ СОВЕТСНИХиаламииаиРЕСНУБЛИН 093 ие а 4 606 86 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТЕН(56) Авторское свидетельство СССР В 734657, кл. С 06 Г 13/001980 (54) УСТРОЙСТВО ДЛЯ СВЯЗИ 3 ИКРОПРОДЕССОРНЫХ МОДУЛЕЙ С МАГИСТРАЛЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах для организации взаимодействия микропроцессорных модулей через магистраль (общую шину) при централизованном управлении. Целью изобретения является повышение надежности устройства путем оперативной переадресации выдаваемой информации в случае отказа модулей-приемников данных, подключенных к общейшинеУстройство микропроцессорнойсвязи содержит блок регистров отказавших модулей, блок регистров заменяемых модулей, входной регистр, выходной регистр, первую и вторую группы схем сравнения, дешифратор, коммутатор, первый, второй, третий блокимагистральных элементов, первый,второй, третий элементы И, группу элементов И, первый, второй и третийэлементы ИЛИ, шину индентификациисостояния и синхронизации, шину дан- .ных, шину адреса, вход адреса устройства, вход данных устройства, входрежима устройства, выход данных,устройства, выход синхронизации, элементы ИЛИ. 3 ил.Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах для организации взаимодеиствия микропроцессорных мо-5 дулей через общую шину (магистраль(ОМ) при централизованном управлении методом "независимых" запросов.Цель изобретения - повышение надежности устройства путем оперативной переадресации выдаваемой информации в случае отказа модулей-приемников данных, подключенных кмагистрали (ОМ).На фиг. 1 показана Функциональная15 схема устройства; на фиг. 2 - приведена функциональная схема блока регистров отказавших модулей; на фиг.3 функциональная схема блока регистров заменяемых модулей. 20Устройство содержит блок 1 регистров отказавших модулей, блок 2 регистров заменяемых модулей, входной регистр 3, выходной регистр 4, вторую 5.15.пи первую 6.1-6.пгруппы 25 схем сравнения, дешифратор 7, коммутатор 8, первый 9, второй 10, третий 11 блоки магистральных элементов, элементы И 12-14, группу 15. 1-15.пэлементов И, третий 16, второй 17, первый 18 элементы ИЛИ, шину 19 синхронизации индификации и состояния, шину 20 данных, шину 21 адреса, вход 22 адреса, вход 23 данных, Вход 24 режима, выход 25 данных, выход 26 синхронизации, первую 27. 1-27.пи35 вторую 28,1-28.пгруппы управляющих выходов блока 1 регистров отказавших модулей, группу 29.1-29.пинформационных выходов блока 1 регистров отказавших модулей, группу .30,1- 30.пинформационных выходов блока 2 регистров заменяемых модулей, выход 31 элемента И 12, выход 32 элемента ИЛИ 16, выход 33 элемента ИЛИ 17.Блок 1 регистров отказавших моду 45 лей (фиг. 3) содержит группу 34.1" 34.прегистров, группу 35.1-35.пэлементов И и группу 36.9-36.пэлементов ИЛИ.Блок 2 регистров заменяемых модулей (фиг. 4) содержит группу 37.1- 37.прегистров, группу 38.1"38.пэлементов ИЛИ.Устройство связи функционирует в следующих основных режимах: основном 55 режиме приема и выдачи информации и режиме приема и выдачи информации заменяемьм модулям. Основной режим приема и выдачи информации.В исходном состоянии все регистры устройства находятся в нулевом состоянии. Цепи установки в исходное сос" тояние на функциональной схеме условно не показаны.В данном режиме функционирования с шины 20 данных на вход блока 9 магистральных элементов поступают слова данных. С выхода 19.2 шины идентификации состояния на инверсный вход элемента И 13 поступает нулевой разрешающий сигнал для прохождения тактовых импульсов на синхровход входного регистра 3.Слово данных, передаваемое по шине 20 данных, поступает на входной регистр 3 через блок 9 магистральных элементов, а по шине адреса на дешифратор 7 поступает адрес. Разрешающим сигналом для прохождения слова данных через блок 9 магистральных элементов является нулевой сигнал, поступающий с входа 24 устройства микропроцессорных модулей.Если информация предназначена для данного устройства, то дешифратор 7 формирует на своем выходе сигнал,проходящий через элемент ИЛИ 18 на управляющий вход входного регистра 3 и выход 26 устройства. При поступлении тактового импульса с выхода 19.1 шины синхронизации через элемент И 13 насинхровход регистра 3 происходит запись слова данных во входной регистр 3. С выхода регистра 3 слово данных поступает на выход 25 устройства.При выдаче информации в шику данных .на информационный вход выходного регистра 4 с входа 23 данных устройства поступает слово данных одновременно с управляющим сигналом на входе 24 устройства. По тактовому импульсу, поступающемус выхода 19.1 на элемент И 14, а с его.выхода на синхровход выходного регистра 4, происходит запись информации (слова данных) в выходной регистр 4. С выхода выходного регистра слово данных через блок 10 магистральных элементов по сигналу с входа 24 устройства происходит в шину 20 данных.Режим приема и выдачи информации заменяемым модулям.В данном режиме функционирования с шины 20 данных по нулевому сигналу с входа 24 устройства через блок ма 1376093гистральных элементов 9 на входы блока 1 регистров отказавших модулей и блока 2 регистров заменяемых модулей поступает управляющее слово. Кроме того, с выхода 19.2 поступает еди 5 ничный управляющий сигнал на инверсный вход элемента И 13, который блокирует поступление тактовых импульсов на вход синхронизации входного регистра 3. Выходной регистр 3 в этом случае закрыт для записи информации управляющего слова с шины 20 данных. Код номера отказавшего модуля с выхода блока 9 поступает на вход блока 1 регистров ОМ. Со входа блока 1 код номера ОМ поступает на информационные входы регистров 34.1-34.пблока 1 (фиг. 2). Так как регистры 34.1- 34.пнаходятся в исходном состоя 20 нии, то с выходов 28.1-28.пблока 1 на управляющие входы схем сравнения 6.1-6.ппоступают нулевые сигналы. На выходе схем сравнения 6. 1- 6.пв этом случае формируются нуле вые сигналы, поступающие на входы элемента ИЛИ 17. С выхода 33 элемента ИЛИ 17 нулевой сигнал поступает на инверсные входы элементов И 35.1- 35.пблока 1. С выхода дешифратора 7 через элемент ИЛИ 18 на элемент30 И 12 и выход 26 устройства поступает единичный сигнал. С выхода 19.2 на вход элемента И 12 поступает единичный управляющий сигнал, разрешающий прохождение единичного сигнала с выхода элемента ИЛИ 18 на входы блоков 1 и 2.С выхода 31 элемента И 12 единичный сигнал поступает на управляющие входы блоков 1 и 240С входа 3 1 блока 1 (фиг, 2) единичный сигнал поступает на управляющие входы регистров 34,1-34.п.Нулевой сигнал с выхода элемента 36.1 выдается на инверсный вход элемента И 35. 1 и прямой вход элемента И 35,2, тем самым блокируя запись кода номера отказавшего модуля в регистр 34.2 и разрешая запись в регистр 34.1, Аналогичным образом бло кируется запись информации в регистры 34.3-34.п,Тактовый импульс с выхода 19.1 шины управления поступает через элемент И 35.1 на вход синхровход реги стра 34. 1 и записывает код номера ОМ в регистр 34.1. С выхода 33 элемента ИЛИ 17 на инверсные входы элементов И 35.1-35.ппоступает нулевой сигнал.Таким образом, по мере поступления управляющих слов с кодами номеров ОМ на вход блока 1 происходит запись инФормации в первый, второй и т,д, регистры блока 1.С выхода регистра 34.1 код номера ОМ выдается на выход 29.1 и элемент ИЛИ 36. 1. С выхода элемента ИЛИ 36.1 выдается единичный сигнал на выход 28,1. Тактовый импульс, записывающий код ОМ в регистр 34 с выхода элемента И 35.1, поступает на выход 27.1 блокаОдновременно с записью кода ОМ происходит запись кода заменяемого модуля в блок регистров ЗМ. Код номера заменяемого модуля с выхода 20.2 блока 9 поступает на информационный вход блока 2. С входам 20.2 блока 2 (Фиг. 3) код номера ЗМ выдается на информационный вход регистра 37, 1С выхода 31 элемента И 12 поступает единичный сигнал на управляющий вход регистра 37.1. Тактовый импульс с входа 27,1 блока 2 через элемент ИЛИ 38.1 поступает на, вход синхронизации регистра 37.1 и записывает код номера заменяемого модуля, С выхода регистра 37.1 код номера ЗМ выдаетсяна выход 30,1 блока 2. С выхода 30,1 блока 1 (фиг. 1) код номера 3 поступает на вход схемы сравнения 6.1 и вход коммутатора 8.Таким образом происходит запись управляющего слова в блок 1 регистров ОМ и блок 2 регистров ЗМ. При выдаче информации в,общую шину происходит сравненйе адресной части данных с кодом адреса отказавшего модуля.С входа 22 адреса устройства и с выхода 29. 1 блока 1 на схему:сравнения 5.1 поступает код номера ОМ. В результате совпадения на выходе схемы 5.1 сравнения выдается единичный сигнал на вход коммутатора 8 и на вход элемента ИЛИ 16. Нулевой сигнал с инверсного входа элемента ИЛИ 16 поступает в коммутатор 8 и блокирует прохождение кода адреса через коммутатор 8, По единичному сигналу с выхода схемы сравнения 5.1 через коммутатор 8 проходит код номера ЗМ, поступающего с выхода 30.1 блока 2, С выхода коммутатора 8 код номера ЗМ поступает на вход блока 11 магист 1376093ральных элементов. По единичному управляющему сигналу с входа 24 устройства код номера ЗМ через блок 11 магистральных элементовпоступает в шину 21 адреса.5В процессе функционирования устройства возможны отказы заменяемых модулей.В случае отказа заменяемого модуля 10 код номера отказавшего заменяемого модуля поступает с выхода 27,1 блока 9 магистральных элементов на вход блока 1 регистров ОМ и на входы схем сравнения 6,1-6.п. Предположим,что произошел отказ заменяемого модуля, код адреса которого записан в регистре 37.1 блока 2. В этом случае с выхода 30.1 блока 2 на вход схемы 6.1 сравнения поступает код заменяемого модуля, а на другой вход схемы 6,1 сравнения поступает тот же код, но только в качестве кода отказавшего модуля. На управляющий вход схемы сравнения б. 1 с выхода 28.1 блока 1 поступает единичный разрешающий сигнал. В результате, сравнения кода заменяемого модуля и кода отказавшего заменяемого модуля на выходе схемы 6.1 сравнения формируется единичный сигнал, поступающий через элемент ИЛИ 17 на инверсные входы элементов И 35.1-35.пблока 1 и запрещающий запись информации об отказавших модулях соответственно в регистры 34.1-34.п. Кроме того, единичный сигнал с выхода схемы 6.1 сравнения поступает на вход элемента И 15,1, разрешая прохождение тактового импульса с выхода 19.1 шины управления через элемент И 15.1 на вход блока 2. Тактовый импульс с выхода элемента И 15,1, проходит через элемент ИЛИ 38.1 блока 2 и записывает код нового заменяемого модуля на место отказавшего заменяемого модуля в регистр 37.1Таким образом, устройство микропроцессорной связи обеспечивает прием и выдачу управляющих слов и слов данных, При выдаче информации произ водит переадресацию информации в соответствии с кодами отказавших и заменяемых модулей.Формула изобретения 55Устройство для связи микропроцессорных модулей с магистралью, содержащее входной регистр, выходной регистр, три блока магистральных элементов, три элемента И, дешифратор,элемент ИЛИ, причем информационныйвход первого и выход второго блокамагистральных элементов являются соответственно входом и выходом устройства для подключения к шине данныхмагистрали, выход третьего блока ма-.гистральных элементов и вход дешифратора являются выходом и входом устройства для подключения к шине адреса магистрали, первый вход первогоэлемента И и инверсный вход второгоэлемента И объединены и являются входом устройства для подключения к шинеидентификации состояния магистрали,прямой вход второго элемента И является входом устройства для подсоединения к шине синхронизации магистрали, первый вход третьего элементаИ является входом устройства для подключения к выходу режима микропроцессорного модуля, а выход первого элемента ИЛИ является выходом устройства для подключения к входу синхронизации микропроцессорного модуля, выход первого блока магистральных элементов соединен с информационным входом входного регистра, разрешающийвход и синхровход которого соединенысоответственно с выходом элемента ИЛИи с выходом второго элемента И, выходтретьего элемента И соединен с синхровходом выходного регистра, выходкоторого соединен с информационнымвходом второго блока магистральныхэлементов, прямой разрешающий входкоторого, инверсный разрешающий входпервого блока магистральных элементовпрямой разрешающий вход третьего блока магистральных элементов объединеныи соединены с первым входом третьегоэлемента И, выход входного регистраявляется выходом устройства для соединения с входом данных микропроцессорного модуля, информационный входвыходного регистра является входомустройства для соединения с выкодомданнык микропроцессорного модуля,выходы дешифратора соединены с входамипервого элемента ИЛИ, выход которогосоединен с вторым входом первого элемента ИЛИ, о т л и ч а ю щ е е с ятем, что, с целью повышения надежности устройства, в него введены блокрегистров отказавших модулей, блокрегистров заменяемых модулей, двегруппы схем сравнения, коммутатор, группа элементов И, второй и третий элементы ИЛИ, причем выход первого блока магистральных элементов соединен с информационным входом блока5 регистров отказавших модулей и с первой группой информационных входов схем сравнения первой группы, выходы которых соединены с первыми входами элементов И группы и с входами второго элемента ИЛИ, выходы элементов И группы соединены соответственно с входами синхронизации первой группы, выход первого блока магистральных элементов соединен, с информационным входом блока регистров заменяемых модулей, каждая группа информационных выходов которого соединена с второй группой информационных входов схем сравнения первой группы и первой группой информационных входов коммутатора, вторая группа информационных входов которого соединена с первой группой входов схемы сравнения второй 25 группы и является группой входов устройства для подсоединения к выходам адреса микропроцессорного модуля, выход коммутатора соединен с информационным входом третьего блока магистральных элементов выходы схем сравнения второй группы соединены соот-;ветственно с группой управляющих вхо"дов коммутатора и с входами третьегоэлемента ИЛИ, выход которого соединен с управляющим входом коммутатора,выход второго элемента ИЛИ соединенсо стробирующим входом блока регистров отказавших модулей, выход первого элемента И соединен с разрешающими входами блока регистров отказавших модулей и блока заменяемых модулей, первая группа стробирующих выходов блока регистров отказавших модулей соединена соответственно с первой группой синхровходов блока регистров заменяемых модулей, втораягруппа стробирующих выходов блока регистров отказавших модулей соединенасоответственно с разрешающими входамисхем сравнения первой группы, группыинформационных выходов блока регистров отказавших моделей соединены сосответственно с вторыми группами входов схем сравнения второй группы,вход синхронизации блока регистровотказавших модулей соединен с прямымвходом второго элемента И и с вторы-ми входами элементов И группы.1376093 Еул ееисл еиюйм июиеи с,5 Составитель Г. Стерактор С.Патрушева . Техред А.Кравчук рректор В. Гирняк Подписное 78948ВН к о енно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4 роизв Тираж 704 ИИПИ Государственн по делам изобретен 35, Москва, Ж,митета СССткрытийая наб., д