Блок управления для буферного запоминающего устройства

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Свввтеких Социалистических Реснублйк(22) Заяв с присое пенный комитет инистров СССРм изобретеиийоткрытий ГосударСоветапо дели(54) Б РАВЛЕНИЯ ДЛЯ БУФЕРНОГО ЗАПОИ УСТРОЙСТВА два рази льса и аа 5 томуеУстройство относится к области вы числительной техники и может быть ис польэовано для управления буферным запоминающим устройством в различных системах хранения дискретной информации.Известен блок управления для буферного запоминающего устройства, содержащий регистры сдвига и элементы И-НЕ 11) .Недостатком известного устройства является низкое быстродействие и большое количество оборудования.Наиболее близким техническим решением к изобретению является блок управления для буферного запоминающего устройства, содержащий в каждом разряде основной и .вспомогательный триггеры и элемент ИЛИ-НЕ, выход которого соединен со входом вспомогательного триггера данного разряда, а один из входов - с выходом основ" ного триггера последующего разряда, шину управления и тактовую шину )21 .Однако недостатком этого устройст является низкое быстродействие и большое количество оборудования. Это обусловлено тем, что управляющий регистр выполнен двухтактным, поэ для сдвига информации из одного р ра в другой требуется еых во времени синхроимпудополнительные элементы и.Целью изобретения является повышение быстродействия и упрощение блока управления буферным запоминающим устройством.Это достигается тем, что нулевой выходвспомогательного триггера каждого разряда соединен с нулевым входом основного триггера данного разряда, с единичным входом вспомогательного триггера предыдущего разряда, с единичными входами основного и вспомогательного триггеров последующего разряда и с шиной управления, а единичные входы вспомогательных триггеров подключены к тактовой шине.На Фиг.1 изображена функциональная схема буферного запоминающего устройства и блока управления дЛя буферного запоминающего устройства на Фиг.2 - временные диаграммы, поясняющие работу устройства.Устройство включает входные шины 1-б буферного запоминающего устройства, шину 7 управления, тактовую шину 8, блок 9 памяти буферного запоминающего. устройства, содержащий тактируемые к ь триггеры 10-21, разделен616654 Формула изобретения ные на четыре регистра, и элементы 22-24, блок 25 управления для буферного запоминающего устройства, содержащий элементы ИЛИ-НЕ 26-28, основные триггеры 29-32 и вспомогательные триггеры 33-35; выходные шины 36-38 запоминающего устройства, шину 5 39 считывания информации.Устройство работает следующим образом. На тактовую шину 8 постоянно поступают импульсы, равные логическому нулю, частота которых не ниже воз- Ю можной частоты записи информацииДля записи информации в запоминающее устройство по шине 7 управления поступает импульс, по которому первое слово записывается в первый регистр, 5 образованный триггерами 10-12, одиовременно основной триггер 29 первого разряда блока управления устанавливается в единичноесостояние, при этом на выходе элемента 26 появляется сигнал, равный логической единице, который поступает на нулевой вход вспомогательного триггера 33. С приходом по тактовой шине 8 очередного тактирующего импульса на нулевом выходе вспомогательного триггера 33 появляется сигнал, равный логической единице, который переписывает информацию из триггеров 10-12 первого регистра в триггеры 13-15 второго регистра, кроме того, этот сигнал устанавливает основной триггер 30 в единичное состояние, а основной триггер 29 - в нулевое. Наличие связи с нулевого выхода вспомогательного триггера 33 на единичный вход вспомо гательного триггера 34 препятствует появлению на нулевом выходе последнего сигнала, равного логической единице, в момент действия данного входного сигнала. С приходом следующего 40 тактирующего импульса сигнал, равный логической единице, появляется на нулевом выходе вспомогательного триггера 34, который переписывает информацию из триггеров 13-15 второго 45 регистра в триггеры 16-18 третьего регистра, устанавливает основной триггер 31 в единичное состояние, а триггер 30 - в нулевое состояние,Через ( П -1) тактовых импульсов, 50 где П - количество регистров для хранения числа, первое слово окажется в и -ом регистре.Запись и перепись из регистра в регистр следующего слова осуществляется аналогично. фЧерез ( й -,2) тактовых импульсов второе слово окажется в ( п -1)-м регистре.При считывании информации из запоминающего устройства на шину 39 считывания подается импульс считывания, и первое слово из П -го регистра через элементы 22-25 выводится из устройства., Поскольку при этом триггер 32 устанавливается в нулевое состояние, то очередным тактирующим импульсом информация из ( П -1)- го регистра переписывается в И -й регистр. Аналогично переписывается информация иэ младших регистров в освобождающиеся регистры.Таким образом, сдвиг единицы и основных тригГерах блока управления для буферного запоминающего устройства происходит эа один такт, т.е быс тродействие предлагаемого блока управления выше,при более простой структуре устройства. Блок управления для буферного запоминающего устройства, содержащий в каждом разряде основной и вспомогательный триггеры и элемент ИЛИ-НЕ, выход которого соединен со входом вспомогательного триггера данного разряда, а один из входов - с выходом основного триггера последующего разряда, шину управления и тактовую шину, о т л и ч а ю щ и й с я ,.тем, что, с целью повышения быстродействия и упрощения блока, нулевой выход вспомогательного триггера каждого разряда соединен с нулевым входом основного триггера данного разряда, с единичным входом вспомогательного триггера предыдущего разряда, с единичными входами основного и вспомогательного триггеров последующего разряда и с шиной управления, а единичные входы вспомогательных триггеров подключены к тактовой шине. Источники информации, принятые вовнимание при экспертизе: 1.Авторское свидетельство СССР 9 411652, М, Кл. Н 03 К 25/00, 19712.Авторское свидетельство СССР 9 407396, М . Кл. С 11 С 19/00, 1970.616654Вх 7Вл 8ВлМВыл 32Вьи ЯСоставитель Г,МамджянРедактор А,Морозова ТехредЭ.фанта Корректор Л.ВеселовскаяЗаказ 4072/46 Тираж 717 ПодписноеЦНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д.4/5филиал ППП Патентф, г.ужгород, ул.Проектная,4