Синусно-косинусный преобразователь

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) (И 1 6 Е 7/54 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ИЕ ИЗОБ ТЕНИЯ Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВ(57) Изобре лительной т д.пя вычисле 28 я к эычис" ние отн ых и-разуса и косио параллельизобретенияель тельство СССР7/548, 1981. ельство СССР Е 7/548, 1981 рядных двоичнуса угла, пным двоичнымповышение то в си енно Цель енер тора без СО Ь:1 СР(21) (22) (46) (72) (53) (56) 9 97А У 1 О 4025998/24-2424.02.8630.07.87,Бюл,йфЕ.Ф.Киселев68.325(088.8)Авторское свид375, хл. С 06торское свидет5040, кл. 6 06 ИНУСНО-КОСИНУСНЬЙ ПРЕОБРАЗОВАхинке иия параллных кодоредставлкодом.чности г13270 увеличения емкости его блока памяти, Генератор содержит вход выбора режима .преобразования, входы параллельного и"разрядного двоичного кода угла с весом младшего разряда 2" /2 рад, три сумматора, два умножителя, блок памяти параллельного пф-разрядного двоичного кода синуса угла от 0 до (1-2) й 2 рад (где ш - число адресных входов блока памяти, причем ии 7 е), первый блок элементов ИСКЛЮЧЛЮЦЕЕ ИЛИ и выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, Новым в генераторе является то, что он содержит два комму 95татора 78, блок 10 элементов ИЛИ, выходы которого являются выходами преобразователя, блок 12 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 13 элементов НЕ, 1 лемент НЕ 14, и три элемента ИЛИ-НЕ 16,17,18, Данныый генератор может быть использован в специализированных вычислителях с высоким быстродействием и точностью (с числом значащих разрядов и10), например, для построения цифрового преобразователя координат устройства отображе 9ния информации метеорадиолокатора, Э ил.Изобретение относится к вычислительной технике и предназначено для вычисления по двоичному и-разрядному коду угла, изменяющемуся от О до (1"2." ) Р /2 рад; двоичного и-разрядного кода синуса или косинуса с высокой точностью и быстродействием.Цель изобретения - повышение точности синусно-косинусного преобразователя.На фиг.1 изображена функциональная схема синусно-косинусного преобразователя; нафиг.2 - функциональная схема первого умножителя; на фиг.3 функциональная схема второго умножителя.Преобразователь (Фиг;1) содержит первый 1 и второй 2 сумматоры, пер- . вый 3 и второй 4 умножители, блок па- мяти, образованный первым 5 и вторым 6 постоянным запоминающим узлом (ПЗУ), первый 7 и второй 8 коммутаторы,третий 9 сумматор, блок 10 элементов ИЛИ, первый 11 и второй 12 блоки .элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 1 Э элементов НЕ, элемент 14 НЕ, элемент 15 ИСКЛЮЧАЮЩЕЕ ИЛИ, первый 16,второй 7 и третий 18 элементы ИЛИ-НЕ, управляющий вход 19, вход 20 первого старшего разряда, входы 21 ш = и1 старших разрядов и входы 22 младших разрядов (и:= 1 + щ + 1 с) - разрядного кода угла, выходы 23 старших и выходы 24 младших разрядов35 кода умножителя 4 и выходы 25 п стар 2ших и выходы 26 остальных младшихразрядов коммутатора 7,Умножитель Э содержит три (1+1)разрядных сумматора 27 - 29Умножитель 4 содержит коммутатор30, пять блоков элементов И (с первого 31 по пятый 35), элемент 36 И,элемент 37 ИЛИ и пять сумматоров(с первого 38 по пятый 42), входпереноса пятого из которых являетсясуммирующим входом умножителя 4, укоторого выходы 23 образованы разряд"ными выходами разрядов сумматора 42,а разрядные выходы младших разрядовсумматоров 41, 40 и.39 образуют выходы 24.еПредлагаемый преобразователь (Фиг.1 - 3) реализован для п = 4 и 1 = 4 на ИС серий 505 и 533 так, что ПЗУ 5 содержит две ИС 505 РЕЗ памяти 16-разрядного кода синуса в угле от Г 4 до (1-2 " ) и/2 рад (прошивки 0071 и 0070), ПЗУ 6 - две ИС 505 РЕЗ памяти 1 б-разрядного кода синуса в угле от 0 до (0,5-2) и у 2 рад (прошивки 0069 и 0068), сумматор 1 одну ИС 533 ИМб, сумматор 2 - одну ИС 533 ИМ 5 и три ИС 5)Эйбиб, сумматор 9 - одну ИС 533 ИМ 5, коммутатор 7 четыре ИС 533 КП 11, каждый из коммутаторов 8 и 30 - две ИС 533 КП 11, умно- житель 3 - две ИС 533 ИМ 5 и три ИС 533 ИМ 6, сумматоры 38-42 умножителя 4 выполнены на трех ИС 53 ЭИМ 5 н пятиИС13270954533 ИИ 6, а остальные узлы выполнены кодугла Ы , коды з 1 п . фО, на лргических элементах серии 533. соз 1 = ФО, а также промежуточныеСигнал на выходе переполнения и коды, каждый из которых обозначается сигнал на разрядном выходе старшего . буквой Ф с соответствующим номером5разряда сумматора 9 обозначим черезСвязь между кодом 4, сигналом П 9 и А 9 соответственно. В предлага- П 20, кодами Ф 21 и Ф 22 и угломхаемом генераторе операндами являются рактериэуется выражениями с = (т)/2) е(3) у =, л/2П 19 . Ф 22 чП 19(Ф 22 .+ 2 Ц; 1 + у. " П 19 д ч П 9 до : в угле от я/4 до (1-2 " ) Р/2 радвторое ПЗУ 6 запрограммировано навоспроизведение (и+2)- разрядного кода синуса в угле от О до (0,5 -.1,2п) разряда кода;Ы - код, обратный коду о(14, - код, определяющий дополнительный до ю/2 угол Ы(/2) 1 д т.е. о +Йдл ф- код положительной единицы,определяемой в модифицированном дополнительном кодевыражением 1 ,01,00.С учетом принятых обозначений и связей (1) работу генератора можно описать сле Преобразователь является комбинационным устроиством и по каждому изменению сигнала П 9 или кода с( черезвремя, определяемое в основном временем обращения к блоку памяти (дляИС 505 РЕЗ это время составляет 25 1500 нс),.бр ф 2)вырабатывает код синуса при П 190или косинуса при П 91 угла Ы всоответствии с алгоритмом,формула 5 13270лПо коду. Ф 1 = 1 умпожитель 3 нырабайлтывает код ФЗ6 " 1 угла ь в радианах, по коду 68 = С = С, 2М1- 1 коду ФЗ 9 е Хдс 2и сигналу П 9,.1 Й 49 5 имеющему вес 2-ф, умножитель 4 Функционирует согласно алгоритмуМ УФ 23= . а 2; Ф 24- Х а 2чу(5)10 Сумматор 9 по кодам 626 и Ф 24 вырабатывает сигнал П 9 с весом 2 " и сигнал А 9 с весом 2 1, сумматор 2 по кодам ф 25 и Ф 23 и сигналу А 9 вырабатывает код Ф 2 и сигнал П 2 с весом 1 Ф 2 = Ф 25 + Ф 23 + А 9 21 1 при Ф 2 = 1;П 2=0 во всех остальных случаях,(6) а по коду Ф 2 и сигналу П 2 блок 10 ф . вырабатывает согласно алгоритму (2) код зи Ы прй П 19=0 и код созпри П 19 =через время (2). послелкаждого изменения кода ( или сигнала П 19.При этом операция Г 1 осуществляется подачей на вход перекоса сумматора 29 (этот вход сумматора 29 имеет яес 2 " ) сигнала, с весом 2 1 с выхода второго разряда сумматора 28 умножителя 3, операция Г 2 осуиестнляетсяя умножителе 4 с помощью коммутатора 30, Формирующего код частичного про 3 изведения по алгоритмуФЗО=(С 5+Сб) фЗ 2С 5 Сб ФЗ 2 ,(7) . а операции ГЗ и Г 4 выполняются с помощью сумматора 9 подачей с выхода 40 умножптеля 4 сигнала А 17 с весом 211ьна вход с весом переноса сумматора 9 и подачей сигнала с весом 2с выхода первого разряда сумма,тора 9 на вход с весом 2 1 переноса 45 сумматора 2.Выполнение операции Г 2 (см.(5) н (7 позволяет исключить влияние ошиб ки угла ,ьф (при П 19 = 0 этот угол представлен с погрешностью 2 ф50 7/2 рад) на точность алгоритма (3) за счет округления сомножителя ф 8лС н процессе выполнения операции умножения. Синусно-косннусньй преобразователь, содержащий три сумматора, дяа 956умножителя блок памяти парный Г)лок элементов ИСК 1 ПОЧЛЮЩЕЕ И 1 И, элемент ИСКЛ 1 ОЧАНЩЕЕ ИЛИ, перяый вход которого соединен с входом старшего разряда аргумента преобразователя, вход К младших разрядов аргумента преобразователя (и = щ + к +- разрядность аргумента преобразователя) соединен с первым входом первого блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом первого слагаемого первого сумматора, вход второго слагаемого которого соединен с входом логического нуля преобразователя, вход выбора режима преобразонания преобразователя соединен с вторыми входами элемента ИСКЛ 1 ОЧА 1 ОЩЕЕ ИЛИ, первого блока элементов ИСКЛЮЧА 10 ЩЕЕ ИЛИ и входом переноса первого сумматора, выход которого соединен с входом первого умножителя, выход которого соединен с .входом первого сомножителя второго умножителя, о т л и - ч а ю ш, и й с я тем, что, с целью повышения точности, в него введены два коммутатора, блок элементов ИЛИ, блок элементов НЕ, второй блок элементов ИСКЛ 10 ЧА 1 ОЩЕЕ ИЛИ, элемент НЕ, три элемента ИЛИ-НЕ, причем блок памяти содержит первь 1 й и второй постоянные запоминающие узлы, выходы которых соединены с первым и вторым инФормационными входами первого и второго коммутаторов соответственно, вход первого старшего разряда, аргумента преобразонателя соединен через элемент НЕ с первыми входами второго бпока элементов ИСКЛОЧАЮЩЕЕ ИЛИ и первого элемента ИЛИ-НЕ, выход которогс соединен с первыми входами второго и третьего элементов ИЛИ-НЕ, Бьхс д элеме и та ИСКЛЮЧА 1 ОЩЕЕ. ИЛИ со единен с вторым входом второго элемента . ИЛИ-НЕ, выход которого соединен с . управляющим входом первого коммутатора и с нторым входом третьего элемента ИЛИ-НЕ, выход которого соединен с управляющим пходом второго коммута-. тора выход которого соединен с входом второго сомножителя второго умно- жителя, яыходы старших разрядов которого соединены с входами младших разрядов первого слагаемого второго сумматора, входы старших разрлдоя первого слагаемого которого соединены с входом логического преобразователи, выход младших разрядов второго умножителя, соединен с входом первого слагаемого третьего сумматора, вход71 З переноса которого соединен с выходом ,младшего разряда второго умнокителя, вход переноса которого соединен с выходом переполнения третьего сумматора, выход старшего разряда которогс соединен с входом переноса второго сумматора, входы щ средних разрядов аргумента преобразователя соединены с (в+1)"ми входами первого элемента ИЛИ-НЕ и вторым входом второго блока элементов ИСКЛЮЧАЮЦЕЕ ИЛИ, выход которого соединен с адресным входом 27095первого постоянного запоминающего узла и через блок элементов НЕ - с адресным входом второго постоянного запоминающего узла, выходы старших и младших разрядов первого коммутатора соединены с входами второго слагаемого второго и третьего сумматоров соответственно, выход суммы и выход переполнения второго сумматора соединены с первым и вторым входами блока элементов ИЛИ,выход которого является выходомфункции преобразователя .Подписноего комитета СССй и открытийауиская наб., д суцарственнизобретеква, Ж,