Запоминающее устройство

(56) Авторское свидетельство СССР947866, кл. б 06 Г 15/00, 1980.Авторское свидетельство СССР1285539, кл. б 11 С 11/00, 1986. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано при создании многопороговых запоминающих устройств, Целью изобретения ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ,801317479 А 1 является повышение производительности устройства, Устройство содержит адресные коммутаторы, коммутаторы записи, коммутатор чтения, блоки памяти накопителя, блок дискрипторной памяти, содержащий дешифраторы, элементы памяти накопителей, коммутаторы дискрипторов, регистры чтения и формирователь управляющих сигналов. Повышение быстродействия достигается за счет увеличения числа одновременных бесконфликтных обращений (три записи + чтение). При необходимости число независимых обращений может быть увеличено путем соответствующего увеличения количества блоков памяти накопителя.з,п. ф-лы, 4 ил., 2 табл.131Изобретение относится к вычислительнойтехнике и может быть использвано при создании многопороговых запоминающих устройств.Целью изобретения является повышениепроизводительности устройства.На фиг. 1 схематически показано запоминаюгцее устройство; на фиг. 2 - схемаблока дескрипторной памяти; на фиг. 3пример реализации элемента памяти накопи.телей блока дескриптор ной памяти; нафиг. 4 - пример выполнения формирователяуправляющих сигналов.Устройство (фиг, 1) содержит адресныекоммутаторы 1, - 1 с коммутаторы записи 22 блоки памяти накопителя 3, - 3, коммутатор чтения 4, блок дескрипторной памяти 5, входы адресов записи 6 - 8, входыадреса чтения 9, информационные входызаписи 10 в 12, вход синхронизации 13. Нафиг, 1 обозначены также связи 14 - 30 иинформационные выходы 31,Блок дескриптор ной памяти (фиг, 2)содержит дешифраторы 32, - 32 элементыпамяти накопителей ЗЗ 33, коммутаторыдескрипторов 34, 34, регистры чтения 3535 и формирователь управляющих сигналов36, На фиг. 2 обозначены также связи 37 - 44.Элемент памяти накопителей блока дескрипторной памяти (фиг, 3) может быть реализован на элементах И - НЕ 45 и 46.Формирователь управляющих сигналов(фиг. 4) содержит элементы НЕ 47, И,И -НЕ 48,И - НЕ 49.Устройство работает следусащим образом.Четырехразрядный код с выходов четырех дешифраторов 32, - 32, записываетсяв виде двухразрядного кода дескрипторовД 1, Д 2 в накопители 33 ЗЗ, причем требуемое кодирование и правильная адресациявыполняются с помощью соответствующейраспайки связей 37 - 40 на входах элементов памяти накопителей 33 33, При этоминформационные цепи и цепи дешифрацииадреса совмещенььЗначения дескрипторов Д 1, Д 2, в накопителях 33 33 сведены в табл. . 17479 Формирователь управляющих сигналов 36 работает в соответствии с табл, 2.Устройство работает счедусощим образом,В каждом такте на входы устройства подаются четыре адреса (три адреса записи б - 8 и один адрес чтения) и три информации записи 10 - 12, Адрес чтения 9 поступает на входы дескрипторной памяти 3 и через коммутаторы 34 34 производят чтение дескрипторов Д 1, Д 2 (41, 42) из накопителей 33 33. Эти дескрипторы заносятся в регистры 35 35, а с выходов регистров 10 15 20 25 30 35 40 45 50 55 2поступают на входы формирователя управляюгцих сигналов.В блоке 36, в соответствии с табл. 2, форм ируются три группы управляющих сигналов: 22 -27; 28; 29- - 30, определяющих режим обращения (запись или чтение) для блоков 3, 3,. Эти сигналы поступают на входы управления коммутаторов 1, - 1 с 2,;2, 4 и обеспечивают передачу соответствующих адресов и информации на входы блоков памяти 3, - -Зс,. Эти блоки производят необходимые операции записи и чтения. Информация чтения поступает через коммутатор 4 на выходы 31 устройства.Одновременно происходит дешифрация адресов 14 - 17 и подготовка новых значений дескрипторов с помощью дешифраторов 32, - .32 (в соответствиии с табл. 1).Новые значения дескрипторов записы. ваются в дескрипторную память 33 33 по соответствующим адресам. На этом заканчивается такт работы устройства.Таким образом, в каждом такте устройство выполняет одновременное бесконфликт ное обращение по трем адресам записи и одному адресу чтения. Кроме того, в том же такте производится чтение текуцих значений дескрипторов и запись новых значений дескрипторов, определяющих новые размещенные информации. На этом такт рабаты заканчивается. Устройство подготовлено к следующему такту работы. Все четыре обращения к памяти производятся одновременно и без конфликтов. Тем самым существенно увеличивается производительность памятии.Прсс,цс,р, Густь по адресу чтения 9 из накопителей 33, -- 33 прочитаны дескрипторы Д Д 2= О, Эти дескрипторы указывают (табл. ), что блок памяти З в данном такте должен выполнить запись по первому адресу записи 6, блок 3 производит запись по второму адресу записи 7; блок З производит чтение по адресу чтения 9; блок 3 производит запись по третьему адресу записи 8. Далее дескрипторы Д 1, Д 2, поступают через коммутатор 34 и регистр 35 в блок 36, который формирует сигналы управления чтением и записью, в соответствии стабл. 2 (фиг. 4):сигнал 22 .= 1 сигнал 24 = 0сигнал 23 = 1 сигнал 25 = 0сигнал 26 = 0 сигнал 29 = 1сигнал 27 =сигнал 30 = 0сигна.ч 28 = 1Эти сигналы обеспечивают на входах блока 3, первый адрес записи 6 и первую информацию записи 10; на входах блока 3,второй адрес записи 7 и вторую информацию записи 11; на входах блока 3, - адрес чтения; нг входах блока З - третий адрес записи 8 и третью информацию записи 12. Далее одновременно производятся1317479 все указанные обращения к блокам памяти. Кроме того, после формирования дескрипторов производится дешифрация адресов 14 - 17 с помощью дешифраторов 32 - 32 и на выходах 37 - 40 подготавливаются коды новых значений дескрипторов для записи в накопители ЗЗ 33 в . По адресу 14 будут записаны дескрипторы Д 1, Д 2 =00, по адресу 15 - дескрипторы Д 1, Д 2 = О Таблица 1 Дескрипторы Д 1, Д 2Блоки памяти накопителя 3 00 ЗПЗ ЗП 2 ЧТ ЗП 1 01 ЗПЗ ЗП 2 ЗП 1 ЧТ 10 ЗП 2 ЗПЗ ЗП 1 ЧТ ЗП 2 ЗПЗ ЗП 1 ЧТ Таблица 2 Сигнал Логическаяформула 27 Д 1 Д 2 28 Д 1 29 Д 1 Д 2 30 Формула изобретения 1. Запоминающее устройство, содержащее адресные коммутаторы, выходы которых соединены с адресными входами соответствующих блоков памяти накопителя и с одними адресными входами блока дескрипторной памяти, первый коммутатор записи и коммутатор чтения, отличающееся тем, что, с целью повышения быстродействия устройства, в него введен второй коммутатор записи, причем другие адресные входы и вход синхронизации блока дескрипторной памяти являются соответственно адресными входами чтения и входом синхронизации устройства, один выход блока дескрипторной памяти подключен к управляющим вхо 22 Д 1 и Д 2 23 Д 1 24 Д 1 м Д 2 25 Д 1 Д 2 26 Д 1 и по адресу 1( - дескрипторы Д 1, Д 2 =11.Эти коды отражают новое распределение информации в памяти после окончания данного такта работы.5 Таким образом, в предлагаемом устройстве памяти в каждом такте производятся одновременно четыре независимых обращения (3 записи + 1 чтение). Сигнал Логическаяформула дам первого и второго коммутаторов записи, другие выходы соединены с соответст вующими управляющими входами адресных коммутаторов, а третьи выходы подключены к управляющим входам коммутатора чтения, информационные входы которого соединены с выходами блоков памяти накопителя, а выходы являются информационными выходами устройства, информационные входы первой группы первого коммутатора записи подключены к информационным входам первого блока памяти накопителя и являются информационными 55 входами первой группы устройства, инфор.мационные входы второй группы первого коммутатора записи и первой группы второго коммутатора записи яьляются инфор 1317479мационными входами второй группы устройства, а информационные входы второй группы второго коммутатора записи соединены с информационными входами четвертого блока памяти накопителя и являются информационными входами третьей группы устройства, выходы первого и второго коммутаторов записи подключены к информационным входам второго и третьего блоков памяти накопителя, информационные входы первой группы адресных коммутаторов соединены с входами адреса чтения устройства, информационные входы второй группы первого и второго адресных коммутаторов являются входами адреса записи первой группы устройства, информационные входы третьей группы второго адресного коммутатора и второй группы третьего адресного коммутатора являются входами адреса записи второй группы устройства, и информационные входы третьей группы третьего адресного коммутатора и второй группы четвертого адресного коммутатора являк)тся входами записи третьей группы устройства. 2. Устройство по п. 1, отличающеесятем, что блок дескрипторной памяти содерхкит накопители элементов памяти первой и второй групп, входы которых соединены с выходами соответствующих дешпнфратОро, а выходы подключены к одним входам соот Оветствующих коммутаторов дескрипторов, выходы которых соединены с информационными входами регистров чтения, выходы которых подключены к входам формирователя управляющих сигналов, выходы кото рого являются выходами блока дескрипторной памяти, входы дешифраторов являются одними адресными входами, другие входы коммутаторов дескрипторов - другими адресными входами, а синхровходы регистров чтения - входом синхронизации блока дескрипторной памяти.Составитель О. ИсаевРедактор Н. Горват Техред И. Верес Корректор И ЭрдейиЗаказ 2296/46 Тираж 569 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж 35, Раушская наб д. 4/5Производственно. полиграфическое предприятие, г. Ужгород, Ул, Проектная, 4