Буферное запоминающее устройство

(57 ьн ьз уст б изоб е о ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ Е УСТРОЙСТ- я к вычисли быть ис-, ерного заналов и е систем ции. Цель области а хранимых ющее устамяти, инБУФЕРНОЕ ЗАПОМИНАЮЩЕ Изобретение относитс ой технике и может овано в качестве буф ающего устройства ка йств обмена, а такж и обработки информа етения в . расширение нения за счет анализ щ. Буферное запомина во содержит блок 1 п, формационный вход 2 и выход 3, блок4 формирования адреса, блок 5 анализа кодов, блок 6 приоритета, блок 7сравнения, регистр 8, элементы ИЛИ 9и 10, блок 11 синхронизации, элементы И 12 и 13, элементы НЕ 14 и 15,управляющие входы 16 - 19, управляющие выходы 20 - 22 и управляющийвход 23. Данные, записываемые в блок1 по адресам, формируемым блоком 4,содержат код, характеризующий какойлибо синхронизирующий параметр. Присчитывании данные анализируются вблоке 5 путем сравнения кода синхронизирующего параметра с кодом в регистре 8, записанным с входом 19, Вслучае совпадения или превышения считываемого значения параметра считанные из блока 1 данные передаются потребителю. В противном случае ониудаляются из буферного устройства.1 з.п. ф-лы. б ил.вероятности потери достоверности информации, находящейся в буферном . запоминающем устройстве. Возможны случаи, особенно в системах, работающих в реальном масштабе времени, когда информация, находящаяся в буферном запоминающем устройстве и не считанная потребителем теряет необходимую достоверность, т.е. она не будет использоваться потребителем при обработке. В то же время нахождение этой информации в буферном запоминающем устройстве приводит к непроизводительным потерям времени в дальнейшем на передачу этих данных от буферного запоминающего устройст-. ва к потребителю и анализ этих данных потребителем.В данном устройстве в передаваемой через буферное запоминающее устройство информации, например измерительной, отыскивается текущее значение синхронизирующего параметра, Этим параметромможет быть время опроса измерительных датчиков, код номера измерительного цикла и т,д. Найденное текущее значение синхронизирующего параметра сравнивается с содержимым регистра, в котором хранитсяи может быть в любое время изменено потребителем требуемое граничное значение синхронизирующего параметраВ случае совпадения или превышения считанного значения синхронизв-, рующего параметра считанная из бу ферного запоминающего устройства информация передается потребителю. В противном случае она удаляется из буферного запоминающего устройства без передачи потребителю.Устройство работает следующим образом. Перед началом работы сигналом по входу 23 установки счетчики 25 - 27 блока 4 формирования адреса, а также триггеры 41 и 43 блока 6 приоритета устанавливаются в нулевое состояние. Задним фронтом сигнала установки, прошедшего элемент ИЛИ 10, осуществляется запись кода гранично- го значения синхронизирующего .параметра с входов 19 в регистр 8. Задним Фронтом сигнала установки, прошедшего элемент ИЛИ 32, производится запись кода граничного значения синхронизирующего параметра с входов287236Изобретение относится к вычислительной технике и может быть исполь.зовано в качестве буферного запоминающего устройства каналов и устройствобмена, а также систем .сбораи обработки информации.Цель изобретения - повьппение надежности устройства.На фиг. приведена структурнаясхема предлагаемого буферного запо- Оминающего устройства; на Фиг.2структурная схема блока формированияадреса; на фиг.З - структурная схема блока анализа кодов на фиг,4 -15структурная схема блока синхронизации; на Фиг.5 - структурная схемаблока памяти; на фиг.б - структурная схема блока приоритета.Устройство содержит блок 1 памяти, информационные входы 2 и выходы3, блок 4 Формирования адреса, блок5 анализа кодов, бдок 6 приоритета,блоксравнения, регистр 8, элементы ИЛИ 9 и 10, блок 11 синхронизации, элементы И 12 и 13, элементы25НЕ 14 и 15, управляющие входы 16 -19, управляющие выходы 20 - 22 иуправляющий вход 23.Блок 4 формирования адреса содержит коммутатор 24, счетчик 25 адреса записи, счетчик 26 адреса чтения,реверсивный счетчик 27 и элементИЛИ-НЕ 28,Блок 5 анализа кодов содержиткоммутатор 29, регистр ЗО, блок 31сравнения, элемент ИЛИ 32 и элементИ 33.Блок 11 синхронизации содержитэлементы 34 и 35 задержки и Формирователь 36 импульсов.Блок 1 памяти содержит накопитель37, формирователь 38 импульсов и элемент 39 задержки.Блок 6 приоритета содержит генератор 40 тактовых импульсов, триггеры41 - 44, элементы ИЛИ 45 и 46 и элемент 4 задержки.Интервал времени, в течение котоРого данные находятся задерживаются 7 в буферном запоминающем устройстве, т.е. интервал времени с момента их поступления от передатчика домомента их передачи потребителю, заВисит от времени обработки единицыинформации потребителем. Распределение времени обработки единицы информации (одного сообщения по случайному закону приводит к увеличению51015 19 через коммутатор 29 в регистр 30 блока 5 анализа кодов.Устройство выполняет две операции: запись данных в блок 1 памяти и чтение данных из него.При поступлении запроса на запись данных по входу 16 устройства последний устанавливает в единичное состояние триггер 41 блока 6 приоритета, По положительному фронту сигнала на первом выходе генератора 40 тактовых импульсов устанавливается в единичное состояние триггер 42 блока 6 приоритета, сигнал с выхода которого поступает на вход управления блока памяти и вход блока 4 формирования адреса, где обеспечивает подключение к адресным входам накопителя 37 через коммутатор 24 выходных сигналов счетчика 25 адреса записи; Поступая на вход управления блока 1 памяти, сигнал задерживается на элементе 39 задержки и затем поступает на вход формирователя 38, который Формирует сигнал записи данных с входов 2 устройства в накопитель 37. Установленный в единичное состояние триггер 42 обеспечивает сброс через элемент ИЛИ 45 триггера. 41, а следовательно, и триггера 42 в следующем такте работы генератора 40 тактовых импульсов. Задним фронтом сигнала на входе блока 4 Формирования адреса производится модификация счетчика 25 адреса записи и реверсивного счетчика 27, т.е. к их содержимому добавляется единица. Запись последующих информационных посылок производится аналогично. При заполнении накопителя 37 формируется сигнал "Буфер заполнен", который поступает на выход 20 устройства.При поступлении запроса на чтение данных по входу 17 устройства он проходит элемент ИЛИ 9 и устанавливает в единичное состояние триггер 42 блока 6 приоритета. По положительному фронту сигнала на втором выходе генератора 40 тактовых импульсов устанавливается в единичное состояние триггер 44 блока 6 приоритета, выходной сигнал которого поступает на вход блока 4 Формирования адреса и вход блока 11 синхронизации. В это время к адресным входам накопителя 37 через коммутатор 24 подключены выходы счетчика 26 20 25 30 35 40 45 50 55 адреса чтения и производится чтениеданных из накопителя 37. Считанныеиз накопителя 37 данные поступаютчерез коммутатор на информационныевходы регистра 30 и на один из входов блока 31 сравнения блока 5 анализа кодов. На другие входы блока31 сравнения поступают выходные сигналы ре"истра 30. Если код синхронизирующего параметра в данных, считанных из накопителя 37, больше кода, хранящегося в регистре 30, товыходной сигнал блока 31 сравненияразрешает запись через элемент И 33и элемент ИЛИ 32 в регистр 30 нового текущего значения синхронизирующегопараметра. Эта запись производитсявыходным сигналом блока 11 синхронизации, задержанным на элементе 34задержки и сформированным формирователем 36, Выходной сигнал Формирователя 36, задержанный на элементе35 задержки, поступает на опросэлементов И 12 и 13. Сигнал на выходе элемента И 12, т.есигнал навыходе 22 устройства, является импульсом сопровождения считанной изнакопителя 37 информации и появляется в том случае, когда на выходеблока 7 сравнения присутствует высокмй уровень сигнала. т.е. при равенстве или превышении кода, хранящегося в регистре 30, над кодом,хранящимся в регистре 8, В противном случае выходной сигнал блока7 сравнения через элемент НЕ 14 разрешает прохождение импульса опросачерез элемент И 13 при условии высокого уровня сигнала на выходе элемента НЕ 15, т.е, при отсутствиисигнала "Буфер пуст" на выходе 21устройства. Выходной сигнал элемента И 13 через элемент ИЛИ 9 поступает на вход узла приоритета какзапрос за чтением информации. Установленный в единичное состояние триггер 44 обеспечивает сброс через элемент ИЛИ 46 триггера 42 и, следовательно, триггера 44 в следующем так -.те работы генератора 40 тактовых импульсов. По заднему фронту сигналана выходе триггера 44 производитсямодификация счетчика 26 адреса чтения добавляется единица 1 и счетчика 27 11 вычитается единица, Чтениепоследующих информационных посылок из накопителя 37 производитсяаналогично. При опустошении накопи7236 50 5 128 теля 37 на выходе элемента ИЛИ-НЕ 28 появляется высокий уровень сигнала,11 свидетельствующий о состоянии Буфер пуст". Сумма времени задержки сигнала на элементе 39 задержки и длительности импульса формирователя 38 не должна превышать длительности такта работы генератора 40 тактовых импульсов. Сумма времени задержки сигнала на элементах 34 и 35 задержки и длительности импульса формирователя 36 не должна превьппать длительность такта работы генератора 40 тактовых импульсов, Сумма времени задержки сигнала на элементах 34, 35 и 47 задержки и длительность сигнала формирователя 36 должна превышать длительность такта работы генератора 40 тактовых импульсов. Изменение содержимого регистра 8 в процессе чтения данных производится по входу 18 устройства.Управление потоком информации, проходящей через буферное запоминающее устройства, позволяет повысить эффективность систем обработки информации, использующих предлагаемое устройство, за счет сокращения непроизводительных затрат времени на передачу/прием и анализ информации на достоверность. Формула изобретения 1. Буферное запоминающее устройство, содержащее блок памяти.,информационные входы и выходы которого являются соответствующими входами и выходами устройства, блок формирования адреса, первый выход которого подключен к адресному входу блока памяти, блок приоритета, первый выход которого подключен к управляющему входу блока памяти и к первому входу блока формирования адреса, второй вход которого является первым управляющим входом устройства и подкпочен к первому входу блока приоритета, второй вход которого является вторым управляющим входом устРойства, регистр, первый и второйэлементы И, о т л и ч а ю щ е е - с я тем, что, с целью повышения надежности устройства, оно содержит блок анализа кодов, блок сравнения, блок синхронизации, первый и второй элементы ИЛИ, первый вход блока анализа кодов подключен к выходу блока памяти, второй вход блока анализа кодов является третьим управляющим,входом устройства и подключен к первому входу регистра, выход которого подключен к первому входу блокасравнения, второй вход которого подключен к выходу блока анализа кодов,третий вход которого подключен кпервому выходу блока синхронизации,вход которого подключен к третьему 1 О входу блока формирования адреса и к, второму выходу блокаприоритета, третий вход которого подключен к выходу первогоэлемента ИЛИ, первый вход ко торого является четвертым управляющим входом устройства, второйвход первого элемента ИЛИ подключенк выходу второго элемента И, первыйвход первого элемента И подключен к 20 второму выходу блока синхронизациии к первому входу второго элементаИ, выход первого элемента И являетсяпервым управляющим выходом устройства, второй вход первого элемента Иподключен к выходу блока сравнения ик входу первого элемента НЕ, входвторого элемента НЕ является вторымуправляющим выходом устройства иподключен к второму выходу блока фор мирования адреса, третий выход которого является третьим управляющимвыходом устройства, первый вход блока приоритета подключен к четвертому входу блока анализа кодов и кпервому входу второго элемента ИЛИ,второй вход которого является пятымуправляющим входом устройства, выход второго элемента ИЛИ подключенк второму входу регистра.40 2. Устройство по п.1, о т л ич а ю щ е е е я тем, что блок анализа кодов содержит коммутатор, регистр, блок сравнения, элемент ИЛИи элемент И, первый вход которого является третьим входом блока анализа кодов, выход элемента И подключен к первому входу элемента ИЛИ, второй вход которого подключен к первому входу коммутатора и является четвертым входом блока анализакодов, выход элемента ИЛИ подключен к первому входу регистра,второй вход которого подключен квыходу коммутатора, второй вход которого является вторым входом блока анализа кбдов, первый вход коммутатора является первым входом блока анализа кодов и подключен к первому1287236 входу блока сравнения, выход которого подключен к второму входу элемента И, выход регистра подключен к 8второму входу блока сравнения и является выходом блока анализа ко - дов е128723 б Составитель С.ШустенРедактор А.Лежнина Техред А.Кравчук орректор Н.Корол 7724/56 Тираж 589 ВНИИПИ Государственного комитета СС по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., Подписно 4/ еское предприятие, г.ужгород, ул. Проектная, 4 Производственно-поли