Логический анализатор

(51)4 С 06 Р 11/О ВСРСОЮИМОАТс 61 ехпйчеснАВ 1йВущюащ ПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМ ВИДЕТЕЛЬСТВ иными входасоответственно информаци ми и выходом анализатс)ра ч а ю щ и й с я тем, чт расширения области приме обеспечения возможности ния заданной последовате о тли с цель ния путем ьев, Ю.П. Крын ности егепсе, гоягаш- СМОБ/БОБ ОК РАЧБ(57) ЛОГИЧЕСКИЙ АНАЛ ИЗАТОР, сосилителей,мяти, блок ержащии ервый н правлен ход сче етчик, блок торои блок я, причем инфочика является мационныиходом анапоследоваетьего блоков па АРСТ 8 ЕННЫЙ КОМИТЕТ СССРЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1. Патент С 1)А И 397686 кл. 502.326, 1977.2, Басгопа 1 СошрцТег Соп 1979, Тйе ВЧБ 1.1 пЕ - Аппсго шес 1 с 1 есте 1 оршепг. оо 1 Еог гЬ ргосеззез зузгеш АЧИЕК ВЕИВЛКЕР)ОИ БЕШЕНА. лизируемых сигналов анализатора, входразрешения записи счетчика соединенс одноименным выходом блока усилителей, счетный вход счетчика соединен с тактовым выходом блока управления, а выход счетчика - с адреснымивходами первого и второго блоковпамяти, информационные входы которыхи вход задания состояния блока управления соединены с первым информационным выходом блока усилителей,выходы управления режимами работыэтого блока соединены с одноименными входами блока управления, входразрешения приема информации блокаусилителей соединен с одноименнымвыходом блока управления, группа входов режимов работы, первый информационный вход и второй информационныйвыход блока усилителей являются дов из входного потока, в него введены третий и четвертый блоки памяти, регистр адреса, первый, второй и третий блоки ключей, коммутатор, первый, второй и третий блоки памяти последовательностей, первый и второй блоки памяти обратной связи, первый, второй, третий и четвертый блоки элементов повторителей, приче адресные входы третьего и четвертого блоков памяти соединены с выхода ми счетчика, входы данных третьего и четвертого блоков памяти соединен с первым информационным выходом бло ка усилителей, вход записи первого, второго, третьего и четвертого блоков памяти связаны с первым выходом строба записи в память блока управления, выходы первого, второго, третьего и четвертого блоков памяти соединены с входами соответствующих блоков элементов повторителей и с первым, вторым, третьим и четвертыминформационными входами коммутатора,управляющий вход которого соединен свыходом разрешения передачи блокауправления, а выход коммутатора соединен с вторым информационнь 1 м входомблока усилителей, выход строба записи адреса блока управления соединен с тактовым входом регистра адреса, а выход этого регистра - с адресными входами первого, второго и117 тельностей, первого и второго блоков памяти обратной связи, пятым информационным входом коммутатора, шестой информационный вход последнего соединен с выходом первого блока ключей, который является выходом контрольных сигналов второго уровня анализатора, . входы первого блока ключей соединены с выходами первого, второго и третьего блоков памяти последовательностей, входы включения первого, второго и третьего блоков ключей соединены с одноименным выходом блока управления, информационные входы блоков памяти последовательностей и памяти обратной связи и второго блока ключей соединены с информационным выходом блока усилителей, входы записи всех блоков памяти последовательностей и блоков обратной связи соединены с выходом второго строба записи в память блока управления, выходы первого, второго, третьего и четвертого блоков элементсв повторителей, первый, второй, третий и четвертый выходы второго блока ключей объединены поразрядно между собой и соединены с соответствующими разрядами информационных входов регистра адреса и третьего блока ключей, выходы которого являются выходами контрольных сигналов пер" вого уровня анализатора, выходы первого и второго блоков памяти обратной связи соединены поразрядно соответственно с пятым и шестым выходами второго блока ключей и соединены с пятым и шестым разрядами информационного входа регистра адреса, причем блок управления содержит мультивибратор, первый, второй, третий, чет.вертый и пятый элементы ИЛИ-НЕ, триггер, блок постоянной памяти, регистр, дешиФратор, первый, второй, третий и четвертый элементы НЕ, с первого по пятый элементы Ис первого по четвертый элементы задержки, первый и второй элементы И-НЕ, первый и второй Формирователи одиночных им" пульсов, причем вход запуска мультивибратора, первый вход первого элемента И-НЕ и вход первого элемента НЕ являются входом режима работы группы входов управления режимами работы блока управления, первые входы первого и второго элементов ИЛИ-НЕ, установочный вход триггера, соединенный с входом регистра, первый адресный вход блока постоянной памяти 0458 соединены соответственно с входамирежимов чтения, записи, обмена иблокировки группы входов управлениярежимами работы блока управления,выход мультивибратора соединен с первыми входами первого и второго элементов И, второго элемента И-НЕ ивторым входом первого элемента И-НЕ,выход которого соединен с первым входом третьего элемента И, а второйвход этого элемента - с выходом второго Формирователя одиночных импульсов, выход третьего элемента И является выходом строба записи в счетчик блока управления, выход первогоэлемента ИЛИ-НЕ соединен с входомвторого элемента НЕ, первыми входамитретьего элемента ИЛИ-НЕ, четвертогои пятого элементов И, выход второгоэлемента ИЛИ-НЕ соединен с вторымвходом третьего элемента ИЛИ-НЕ,выход последнего связан с входомтретьего элемента НЕ, выход которогои выход третьего элемента ИЛИ-НЕ являются выходом разрешения приема информации блока управления, выходтриггера соединен с вторыми входамипервого и второго элементов ИЛИ-НЕ ипервым входом дешифратора, второйвход которого соединен С выходом первого элемента НЕ, вторым входом пятого элемента И и является выходомразрешения включения ключей блокауправления, выход второго элементаНЕ соединен с третьим входом дешифратора, первыми входами четвертогои пятого элементов ИЛИ-НЕ, соединенный вторьми входами с первым и вто"рым выходами дешифратора соответственно, третий выход дешифраторасвязан с входами четвертого элемен"та НЕ и первого элемента задержки,выходы которых соединены с вторымивходами четвертого и пятого элементов И соответственно, выходы четвертого и первого элементов И являютсявыходами первого строба записи впамять, четвертый выход дешифраторсоединен с входом второго элементазадержки, связанного выходом с вторым входом второго элемента И, выход которого и выход пятого элементаИ являются выходом второго стробазаписи в память блока управления,выход четвертого элемента ИЛИ"НЕсоединен с входом первого формирователя, выход которого соединен с вторым входом второго элемента И-НЕ,выход последнего связан с входомтретьего элемента задержки, выходомсоединенного с входом четвертогоэлемента задержки, выход которого ивыход третьего элемента задержки являются выходом строба записи в регистр адреса блока управления, входзадания состояния блока управлениясоединен с вторым адресным входом 170458блока постоянной памяти и информацйоН- ным входом регистра состояння, тактовый вход которого соединен с первым выходом блока постоянной памяти, второй выход этого блока связан с сбросовым входом триггера, выход регистра состояния соединенс четвертымвходом дешифратора иявляется выходомуправления коммутатором блока управления .Изобретение относится к вычислительной технике, а именно к устройствам контроля и диагностики ЭВМ.Целью изобретения является расширение области применения путем обеспечения возможности обнаружения заданной последовательности кодов из входного потока.На фиг, 1 представлена блок-схема устройства логического анализатора; на фиг.2 - функциональная схема блока управлЕния логического анализатора.Логический анализатор содержит счетчик 1, блок 2 усилителей, блок 3 управления, четыре блока 4 - 7 памяти, два блока 8 и 9 памяти обратной связи, три блока 10, 11 и 12 памяти последовательностей, три блока 13, 14 и 15 ключей, регистр 16 адреса, коммутатор 17, четыре блока 18 - 2 1 элементов повторителей.Блок 3 управления содержит дешифратор 22, регистр 23, блок 24 постоянной памяти, триггер 25, элементы ИЛИ-НЕ 26 и 27, элемент 28, элементы ИЛИ-НЕ 29, 30 и 31, элементы И-НЕ 32 и 33, элементы И 34 - 38, элементы 39 - 42 задержки, мультивибратор 43, формирователи 44 и 45 одиночных импульсов, элементы НЕ 46, 47 и 48. Одна из реализаций формирователя импульсов и элементов задержки дана ниже.Формирователи 44 и 45 импульсов в блоке 3 управления представляют собой последовательно соединенные дифференциальную цепочку и инвертор как пороговый элемент; элементы 39 - 42 задержки представляют собой последовательно соединенные элементы НЕ,интегрирующую цепочку и еще один элемент НЕ.Блоки 4 - 12 представляют собойлюбые статические оперативные запоминающие устройства с произвольнойвыборкой при их обычном включении.Коммутатор 17 реализован по схеме"Один из И" ("М" - число информационных входов).О Блоки ключей представляют собойлюбые ключевые схемы на несколькоразрядов. В данном устройстве это схе"мы 2 И-НЕ с открытым коллектором, которые объединяются первыми входами и 15 служат в качестве строба разрешения.На вторые входы схем 2 И-НЕ заведеныинформационные сигналы.Счетчик представляет собой двоичный счетчик, работающий в зависимос ти от управляющих сигналов в режимесчета и в режиме параллельной записи.Блок усилителей представляет собойлогические схемы (в .частности это2 И-НЕ), позволяющие нагружать их не сколькими входами.Устройство работает следующим об.разом.В режиме подготовки устройства. кработе счетчик 1 работает в счетном З 0 режиме под действием управляющих сигналов, один из которых, тактирующийсигнал, поступает из блока 3 управления, другой - с пульта переключателей, который подключается к входамвыходам блока 2 усилителей, задаетв каком режиме работать счетчику 1(в режиме счет или в режиме параллельной записи).Под действием управляющих сигналов счетчик 1 устанавливает значениетекущего адреса ячейки блоков 4 - 7памяти поступающего на третью группу входов этих блоков. Контрольнаяинформация, которую необходимо записать, поступает на первые входы блоков 4 - 7 памяти из блока усилителей; под действием сигналов управления, поступающих из блока 3 управления, в ячейках блоков 4 - 7 памятизаписывается информация, причемячейка блока памяти, где записаналогическая "1", соответствует входному набору, отслеживающему информацию, поступающую на третьи адресныевходы блоков 4 - 7 памяти через 15счетчик 1 в режиме Формирования конт-рольных кодов. Той ячейке, где записан предварительно логический "0",соответствует входной адресный наборблоков 4 - 7 памяти, который будет 20агнорироваться, т.е. соответствуетотсутствию совпадения, Так как каждый из блоков 4 - 7 блоков памятипредставляет собой оперативное запоминающее устройство (ОЗУ) с произвольной выборкой, имеющее определенную информационную емкость, опреде-.ляемую числом адресных входов, тодля отслеживания требуемых условийсовпадения требуется, чтобы число 30адресных входов блоков памяти равнялось числу каналов в проверяемомобъекте. На выходах блоков 18 - 21 элемен- З 5 тов повторителей будет значение, соответствующее требуемому коду магистрали и коду в контрольных точках объекта диагностирования.Пусть требуется сравнить битовое слово с другим, поступающим через первый вход устройства на регистр- счетчик 1 (ожидаемый кодовый набор с заранее запрограммированным). Имеется ОЗУ с произвольной выборкой 4, 1 К 15 слов х 1 бит. Так как можно записать данные из блока усилителей в любую ячейку (битный адрес), то нужный процесс сравнения можно подготовить и выполнить с помощью таких ОЗУ 4. 50 Запишем логическую "1" в-е слово, причем адрес 1 будет равен битовой комбинации, которую предстоит сравнить с заранее заданной.Адрес -го слова равен ожидаемому кодовому набору "ц" битового слова, Запишем логический "0" во все другие ячейки ОЗУ 4. Теперь ОЗУ 4 готово сравнить любыедействительные данные, поступающие из счетчика 1 от объекта диагностирования, причем кодовое слово этих данных соединяется с третьим адресным входом ОЗУ 4, которое под действием управляющих сигналов, поступающих с первого выхода блока 3 управления, Формирует контрольный сигналпервого уровня, который с выхода блока 18 элементов повторителей поступает на второй выход устройства через первый ключ 14 и на первую группу входов регистра 16 адреса. Блоки 5, 6 и 7 работают аналогично блоку 4 памяти и Формируют три контрольных сигнала первого уровня, Контрольные сигналы первого уровня отражают следующие функции работы устройства: сравнение с заданным кодом, несравнение с заданным кодом, больше значения заданного кода, меньше значения заданного кода, маскирование значений, поступающих с объектадиагностирования кодов. Зти контрольные сигналы первого уровня поступают на первую группу входов регистра 16адреса, на вторую группу входов которого поступают два сигнала обратнойсвязи с блоков 8 и 9 памяти обратнойсвязи. В режиме формирования контрольных кодов под действием сигналов управления, поступающих из блока З,управления на первый вход регистра 16 адреса, происходит их запоминание в этом регистре, с выхода которогоинформация поступает на третьи адресные входы блоков 10, 11 и 12 памяти последовательностей и блоков 8 и 9 памяти обратной связи, образуя адрес текущей ячейки блоков памяти 8 - 12, С выходов блоков 10-12 памяти Формирования последовательностей сигналы, если они предварительно записаны в данных ячейках, поступают на входы третьего блока 15 ключей и под дей 1 ствием управляющего сигнала с блока 3 управления выдаются на второй вы" ход устройства как контрольные сигналы второго уровня.Начальная установка регистра 16 адреса осуществляется с помощью первого блока 13 ключей, управляемых сигналом, поступающим на второй вход из блока 3 управления, После предварительной установки ключи 13 отключаются и их выходы оказываются разорванными с входами регистра 16адреса. Память формирования контроль" ных сигналов второго уровня блоков 10 - 12 и память обратной связи блоков 8 и 9 .предварительно прописывают ся значениями требуемых сигналов; информация. поступает с блока 2 усилителей на первые входы этих блоков, адрес устанавливается из блока 2 усилителей через блок ключей, которые в режиме предварительной установки замкнуты; на выходе регистра 16 адреса и под действием. управляющих сигналов, поступающих с. пятого выхода блока 3 управления, осуществляется запись этой информации. Коммутатор 17, под действием управляющих сигналов из блока 3 управления, поступающих на его второй вход, осуществляет мультиплексирование одного из шести направлений информации в блок усилителей для осуществления операции чтения регистра 16 адреса, блоков памяти последовательностей и памяти обратной связи.25Под действием глубокой обратной связи память формирования последовательностей блоков 10, 11 и 12 реализует всевозможные Функции с длиной последовательности, равной четырем,и числом функций, равном 64. Всего же предполагаемое устройство (с учетом реализации функций на первом уровне) может задавать не менее 2 всевозможных условий формирования 35бконтрольных сигналов.Блок управления (фиг.2) работает следующим образом.Информация (например от .ЭВМ НЦ 80-01 Д) поступает через блок 2 уси лителей на первый вход блока 3 управления, а затем в . на информационные входы постоянного запоминающего устройства (ПЗУ) 24 и регистра 23 состояния. 45На второй вход блока 3 управления через блок 2 усилителей поступают управляющие сигналы режима работы (РР), сигнал - признак обмена информацией (ОБИ),сигналы инФормации цик ла записи или чтения (ДЗП), (ДЧТ) и сигнал блокировки работы постоянного запоминающего. устройства (последний может отсутствовать) (БЛ). Блок управления работает в двух ос новных режимах, определяемых значе,нием сигнала РР. Если этот сигнал1 соответствует логическому "О", то блок 3 управления работает в режиме чтения/запись, что соответствует начальной установке устройства при этом во внутренние регистры я память устройства .зашивка осуществляется следующим образом.На первом и.втором выходе ПЗУ 24 при снятии сигнала БЛ появляется информация, соответствующая адресу, который поступает.иэ блока усилителей на его первый информационный вхой. ПЗУ запрограммировано так, что при обращениях по одному адресу на обоих выходах будет сигнал логической "1", при обращении по второму адресу уровень логической "1" будет только на втором выходе, при обращении по любому другому адресу на выходах ПЗУ сигнал логической "1" будет отсутст" вовать. Такая зашивка позволяет обращаться к внутренним регистрам и памяти через два адреса. Дешифратор 22 вырабатывает стробы записи, которые поступают на счетчик 1, элемент ИЛИ-НЕ 30 и Формирователь 45, на регистр 16 адреса через элемент ИЛИ-НЕ 29, формирователь 44, элемент И-НЕ 32, элемент 39 задержки, на блоки памяти .4 -. 7 через элемент 41 задержки и элемент И 37, через элемент НЕ 48 и элемент И 34, на блоки 8-12 памяти последовательностей и памяти обратной связи через элемент, 42 задержки, элемент И 38, через элемент И 35. С элемента НЕ 47 сигнайы управления поступают на блок 2 усилителей.Сигналы с первоо выхода регистра 23 состояния поступают на второй управляющий вход мультиплексора 17, а с выхода элемента И 46 сигнал по" дается на второй вход блока 13 ключей, на первые входы блоков 14 и 15 ключей. При наличии на линии сигнала РР, соответствующего логической "1", блок 3 управления переходит в режим формирования контрольных сигналов (одновременно блокируется обмен с внешним устройством для начальной . установки), включает в работу ждущий мультивибратор 43, который формирует стробы записи в регистр 16 адреса через элемент И-НЕ 32 и элементы 39 и 40 задержки, стробы чтения из памяти последовательностей и памяти обратной связи через элемент И 38 и строб чтения блоков, 4 - 7 памяти чек 27кц,якй е.2 Составитель С. СтреминРедактор М. Келемеш Техред О,Ващишина Корректор В,я раж 710осударственнолам изобретенМосква, Ж,Подписноео комитета СССРй и открытийРаушская наб., д,каз 4705/46 ВНИИПИпо113035 нт" Ужгород, ул. Пр филиал ППП на 7 11 реэ элемент И 37. Управляющий сигнал, с выхода элемента И 46 открывает ключи 14, 15 и закрывает ключ 13Сигнал с выхода элемента 43 через элемент И-НЕ 33 поступает на элемент И 36, с выхода которой сигнал с частотой, выработанной ждущим мульти- вибратором, поступает на тактирующий вход счетчика 1, который работает в 1 70458 8этом случае в режиме параллельнойзаписи. Элементы И 34 и 35 поддерживают сигнал высокого уровня на выходах, с которых они поступают на уп равляющие входы блоков 4 - 7 памятии блоков 8 - 12 памяти последовательностей и памяти обратной связичто соответствует режиму чтения этихблоков.