Устройство масштабирования цифрового дифференциального анализатора

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 119) (11) 069 1)С 06 Г 76 ИЯ САНИЕ ИЗОБРЕТЕН ши цифровыегиз, 1962,до др по п.тем, ч преобраэова (о) -го дность инчающееся тель кодов соде элемента ИЛИ (г формации), груп группу сумматор два элемента НЕ т группу о- разр(и+1)-го элементаю два,И, причем по мод элемен УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54)(57) 1. УСТРОЙСТВО МАСШТАБИРОВАНИЯ ЦИФРОВОГО ДИФФЕРЕНЦИАЛЬНОГО АНАЛИЗАТОРА, содержащее формирователь синхроимпульсов, регистр дробной части интеграла, сумматор-вычитатель дробной части и регистр дробной части масштаба,причем тактовый вход устройства подключен ко входу формирователя синхроимпульсов, выход которого соединен с входом синхронизации регистра дробной части интеграла, выходы которого соединены с первой группой входов сумматора-вычитателя дробной части, управляющий вход которого подключен к информационному входу устройства, вторая группа вхов подключена к выходам регистраобной части масштаба, а выходы соединены с информационными входами регистра дробной части интеграла, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия н расширения пределов масштабирования, в него введены регистр целой части интеграла, преобразователь кодов, сумматор-вычитатель целой части и регистр целой части масштаба, причем выход формирователя синхроимпульсов соединен с входом синхронизации регистра целой части интеграла, выходы информационных разрядов которого соединены с информационными входами преобразователя кодов, информационные выходы которого соединены с первой группой информационных входов сумматора-вычитателя целой части, первый вход знака которого под" ключен к выходу знакового разряда регистра целой части интеграла, выходы информационных разрядов и выход знакового разряда регистра целой части масштаба соединены соответственно с второй группой информационных вхо-дов и вторым входом знака сумматоравычитателя целой части, выходы которого соединены с информационными входами регистра целой части интеграла, выход старшего разряда которого сое- д динен с выходом устройства, выход старшего разряда дробной части инте-. дусь грала соединен спервым управляюп 1 им, Ьеа входом преобразователя кодов и первымф 3 входом переноса сумматора-вычитателя фцелой части, информационный вход уст) ройства подключен к управляющему ф) входу сумматора-вычитателя целой час- р ти и второму управляющему входу преобразователя кодов,выход переноса которого соединен с вторым входомпереноса второго сумматора-вычитателя целой части.2. Устройство 1, отли 1156 первые входы элементов ИЛИ группы подключены к информационным входам преобразователя, второй вход -го ( Т, и Т элемента ИЛИ группе соелннен с выходом (1+1)-го элемента ИЛИ группы, выход -го элемента ИЛИ группы (1 "1,л) соединен с первым входом (1+1)-го элемента И группы, выход первого элемента ИЛИ группы через первый элемент НЕ соединен с первым входом первого элемента группы, первый вход (в+1)-го элемента И группы соединен с о-м информационным входом преобразователя, первый управляющий вход преобразователя соединен через второй элемента НЕ с первым вхо 069дом элемента Ивыход которого соединен с вторыми входами элементов Игруппы, выход 1-го (1 =2, и - 1) элемента И группы подключен к первому входу (1-1)-го сумматора по модулю двагруппы, вторые входы сумматоров помодулю два группы подключены к информационным входам преобразователя,третьи входы соединены с выходомпервого элемента И группы, а выходысоединены с информационными выходами 1 преобразователя, выход второго элемента И группы соединен с выходомпереноса преобразователя, второйвход элемента И подключен к второмууправляющему входу преобразователя.Изобретение относится к вычислительной технике % йредйаэначено дляиспользования в цифровых управляющихустройствах.Цель изобретения - увеличениебыстродействия устройства маСштабировання при умножении на масштаб,больший единицы, а также расширениепределов масштабирования.На Фиг. 1 представлена блок-схемаустройства масштабирования цифровогодифференциального анализатора; нафиг. 2 - сумматор-вычитатель целойчасти; на Фиг. 3 - преобразователькодов на фиг. 4 - временная диаграмма работы устройства,Устройство содержит Формирователь 1сннхроимпульсов, регистр 2 дробнойчасти интеграла, сумматор-вычитатель 3 дробной части, регистр 4дробной части масштаба, регистр 5целой части интеграла, преобразователь 6 кодов сумматор"вычитатель 7целой части, регистр 8 целой частимасштаба. Сумматор-вычитатель 7 целой части (Фиг. 2) содержит группу из (и+1)-го одноразрядных комбинационных сумматоров 9 9, , 9 н первую группу сумматоров по модулю два 1 О 10, , 10, группу элементов задержки 11 11, , 11, группу элементов 12 12 ,12 ле 1вторую группу сумматоров по модулю два 131 э 131 и э 13В элемент И 14, элемент НЕ 15, первыйи второй элементы ИЛИ 16 и 17,Преобразователь 6 кода (фиг; 3)содержит группу иэ (Н-.1)-го элементов ИЛИ 18 18, 18 з, , 18 о группу из (и+1)-го элементов И 191 ф19 у, , 19 а 1, группу из и сумматоров по модулю два 20 , 2020, первый и второй элемент НЕ 21и 22, элемент И 23.Кроме того, на фигурах принятыследующие условия обозначения: ТИ -тактовые импульсы; СИ - синхроимпуль 1 сыю 1 ри 2 ри еи - разряды устройства; 3 н.р. " знаковый разряд устройства; П - разряд переполнения;шдА в , сигнал переполнения; ЙА - приращение интеграла; ш- дробная частьмасштаба; ш - целая часть .масштаба1с;-й; - длительность такта интегрирования, где1, 2, , и,В устройстве формирователь 1 синхроимпульсов, регистр 2 дробной25 части интеграла, сумматор-вычитатель Э, регистр 4 дробняки части масштаба образуют первый масштабныйинтегратор, реализующий умножениеприращений интеграла на дробнуюЗО часть масштаба. Регистр 5 целой части интеграла, преобразователь б,сумматор-вычитатель 7, регистр 8целой части масштаба образуют второй масштабный интегратори реалиэуюз 1156 щир умножение приращения интеграла на масштаб, больший единицы. Цепи записи и: формации в регистры 4 и Ь и начальной установки регистров 2 и 5 на фиг. 1 ие .отражены, так как "невлияют на существо предложения. Регистры 2 и 5, а также 4 и 8 иден-. тичны,Сумматор-вычитатель 7 целой части (фиг 2) в отличие от сумматора-вы- О читателя дробной части 3 содержит дополнительную цель формирования переноса и переполнения, предназначенную для выполнения операции одновременного суммирования кодов, хранящихся в регистрах 5 и 8 и единицы переполнения шсА, хранящейся в триггере переполнения регистра 2. Цепь переноса и переполнения в каждом числовом разряде 1 сумматора-вычитателя содержит элемент сложения по модулю два (М 2) группы 10 и элемент И группы 12один вход которых подключен к выходу по переносу одноразрядного сумматора группы 9 данного разряда сумматора-вычитателя 7, второй вход - к выходу элемента И группы 12 цепи переноса разряда -1 сумматора-вычитателя, выход элемента М 2 группы 10 подан на вход по переносу разряда 1+130 сумматора-вычитателя, выход элемента И 12, подан на вход элемента И 12 цепи переноса разряда 1+1 сумматора. Вход по переносу 1-го младшего разряда 1 сумматора-вычитателя подключен к выходу элемента И .14, один вход З 5 которого подключен к выходу триггера переполнения регистра 2 ш,сА второй - к выходу сА цифрового интегратора.Один вход элементов М 2 10 и И 12 цепи переноса разряда 1 сум- "матора-вычитателя подключен к выходу по переносу разряда 1второй вход данньпс элементов - к выходу элемента И 12, один вход которого подключен к выходу триггера переполнения 45 регистра 2 ш,сА, второй - через элемент НЕ 15 к выходу А цифрового интегратора. Один вход элементов М 2 10 и И 12+1 цепи переноса разряда псумматора-вычитателя соединен с выхо 50 дом по переносу разряда и, второй вход данньос элементов подключен к вы.ходу элемента И 12цепи переноса .разряда псумматора-вычитателячерез элемент ИЛИ 16, второй вход П 55которого связан с первым разрядом преобразователя 6. Выход элемента ИЛИ 17 формирует сА(ш,+п 1)2 069 4один вход его подключен к выходу по переносу знакового разряда сумматоравычитателя, второй - к выходу элемента И группы 12 цепи переноса разряда и сумматора-вычитателя и подан на информационный вход триггера переполнения регистра 5. В отличие от сумматора-вычитателя 3 информационные входы разрядов 1, , и сумматоравычитателя 7 подключены к выходам триггеров соответствующих разрядов регистра 5 целой части интеграла через преобразователь 6. Преобразователь 6 (фиг. 3) предназначен для вычитания единицы младшего разряда из содержимого регистра 5 по сигналу от.сутствия переполнения ш,сА с выхода триггера переполнения регистра 2 и содержит в каждом разряде ь (=1, и) элемент М 2 группы 20 на 3 входа, элемент И группы 19, а в разрядах 1, .2, , пэлемент ИПИ группы 18, Один вход элемента ИЛИ разрядапреобразователя подключен к выходу триггера разрядарегистра 5 целой части интеграла, другой - к выходу элемента ИЛИ группы 18 разряда +1 преобразователя (при =п- к выходу триггера разряда п регистра 5), Выход элемента ИЛИ разрядапреобразователя подан на один вход элемента И группы 19 разряда д (при =п вход элемента И подключен к выходу триггера разряда и регистра 5), выход которого подан на один вход элемента М 2 разряда , Второй вход элемента И разряда 1(=1,п) подключен к шине управления .1 (ШУ 1), являющейся выходом элемента И 23, один вход которого подключен к выходу йА цифро.вого интегратора, другой - через элемент НЕ к выходу шсА триггера переполнения регистра 2. Второй вход элемента М 2 разряда ь преобразователя подключен к выходу триггера соответствующего разряда регистра 5 целой части интеграла, третий вход - к шине управления 2 (ШУ 2),являющейся выходом элемента И 23, один вход которого подключен через элемент 21 к выходу элемента ИЛИ первого разряда преобразователя второй - к шине ШУ 1, Выход элемента М 2 разряда(=1, и) преобразователя подан на информационный вход соответствующего разряда сумматора-вычитателя 7. Выход П элемента И 1-го разряда преобразователя подан на вход элемента ИЛИ в цепи переноса. разряда и сумматора-выцита69б 5 11560теля 7. Формирователь 1 синхроимпульсов предназначен для формирования синхроимпульсов СИ из тактовыхимпульсов ТИ, задающих длительностьтакта интегрирования как цифрового 5интегратора, так и масштабных интеграторов. Формирователь синхроимпульсов содержит.два одновибратора, реализованных с помощью элемента задержкиВыходы одновибраторов, т.е. элементов И, объединены на элементе ИЛИ,выход которого подан на управляющиевходы триггеров регистров 2 и 5. Временные соотношения между входнымисигналами йА, ТИ устройства и так-, 15том интегрирования указаны ча фиг. 4.Длительность такта интегрированияравна С -С,. В моменты времениС;(д 0,1,2,3,) изменяются уровнисигналов ЙА, ТИ, формируется 20передний фронт сигнала ГИ и, следовательно, изменяется содержимоерегистров 2 и 5, в том числе состояние их триггеров переполнения.Заданный масштаб, на который умно-Ижаются приращения интеграла йАс выхода цифрового интегратора, представляется в виде суммы двух чиселв=в +а,где в, - дробная часть масштаба, З 02 "в(1;в - целая часть масштаба,Ов с 2". Дробная часть масштаба (а,) хранится в регистре 8. По каждому сигналу Ф 5приращения интеграла ЙА с выходацифрового интегратора, поступающемуна вход сумматора-вычитателя 3,в сумматоре-вычитателе 3 выполняетсяв зависимости от знака дА суммиро- . ф 0ванне или вычитание чисел, хранящихся в регистрах 2,4 и результат заносится в регистр 2. При этом на выходе разряда переполнения регистра 2,т,е.,на выходе первого масштабного 5интегратора, формируются сигналы приращения вйА интеграла а,йА.Приращения а ДА накапливаются в регистре 5, причем приращению в,йАприсваивается вес единицы младшего 50разряда регистра 5, т.е. в каждомтакже интегрирования по сигналу айАсодержимое регистра 5 изменяется наединицу младшего разряда, По каждомусигналу приращения интеграла ЙАс выхода цифрового интегратора, поступающему также на вход сумматоравычитателя 7, в нем выполняется в зависимости от знакаЙА суммирование или вычитание чисел, хранящихся в регистрах 5, 8, и результат заносится 1 в регистр 5, что равносильно изменению содержимого регистра 5 на в единиц по каждому сигналу дА. В зависимости от знака приращений в ЙА и йА во втором масштабном интеграторе выполняются следующие операции.Единица приращения йА и вйА - суммирование в сумматоре-вычитателе 7 в с содержимым регистра 5 и с единицей, поданной на вход по переносу младшего разряда сумматоравычитателя, и запись результата в регистр 5.Единица приращения дА в нуль вс 1 А - вычитание единицы младшего разряда иэ содержимого регистра 5 с помощью преобразователя 6, суммирование в сумматоре-вычитателе 7 результата вычитания с в и запись результата в регистр 5, При этом вычитание единицы младшего разряда регистра 5 реализуется инвертированием всех младших разрядов регистра 5, начиная с первой единицы со стороны младших разрядов, и формированием единицы переноса в знаковый разряд. Если мантисса числа регистра 5 содержит все нули, то инвертируются все разряды мантиссы и формируется нуль переноса в знаковый разряд. Сигнал переноса П поступает в знаковый разряд сумматоравычитателя 7.Нуль приращения ЙА и единицы адА - суммирование в сумматоре-вычитателе 7 инверсного кода в с сог держимым регистра 5 и с двумя единицами, поданными на вход по переносу младшего разряда сумматора-вычитателя, что равносильно переносу во второй разряд сумМатора-вычитателя. При этом возможен перенос двух единиц иэ любого д-го разряда сумматора-вычитателя в (1+1)-й разряд, что равносильно единице переносав (х+2)-й разряд. Учет двух единиц переноса реализуется дополнительнойцепью переноса сумматора-вычитателя 7. Результат суммирования записывается в регистр 5. Нуль приращенияЙА и в,йА " суммирование в сумматоре-вычитателе 7 инверсного кода а с содержи-.тмым регистра 5 и запись результата в регистр 5,7115606Таким образом, в регистре 5 накапливаются приращения (ш+ш)йА, т.е. результирующий масштаб, на который умножаются приращения дА, равен ш=ш,+ш . При. этом регистр 5 может быть использован в качест-:. ве подынтегралъной функции в цифровом интеграторе, подключенномк выходу предлагаемого устройства. 10 9 8Кроме того, регистр 5 содержит разряд переполнен.я, управляемый аналогично разряду переполнения регистра 2. С выхода разряда переполнения регистра 5 могут быть сняты сигналы приращений (т+ш ) 2 " йА как обычного масштабного интегратора с масштабом, меньшим единицы, при этом точность операции масштабироьвания возрастает в 2 раэ.1156069 Яки Составитель А,Чекановор М.Келемеш Техред С.йовжий. Корректор А.Обручар 7/46ВНИИПИ Заказ 13035 Патент", г.Ужгород, ул.П я л Государ по делам сква, Ж 710 Подписное твенного комитета СССР изобретений и открытий 5, Раущская наб., д 4/5