Устройство для извлечения квадратного корня

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХСПУБЛИН 6 Р 755 ГОСУД АРСПО ДЕЛ ЫБ 1 я 1)11:.1(А Н БРЕ ЕНИ СВИДЕТЕЛЬСТВ ВТОРСН к 27,Н. Шишканов,Слюсаревтехнический институт (53) 681. 325 (56) 1. АвтоВ 754411, кл2. Авторс У 85798 1, кл (прототип). 088. 8)ское св С 06 Р ое свид С 06 Р детельство ССС7/552, 1980.тельство СССР7/552, 1979 младшим разряд оды переноса и подкоренного числаледних одноразрядх столбцов соединеской единицы устных сумматоров в ны с входом логи ЕННЫЙ КОМИТЕТ СССР ЭОБРЕТЕНИЙ И ОТНРЫТИ(54)(57) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯКВАДРАТНОГО КОРНЯ, содержащее вычислительную матрицу одноразрядных сумматоров, 1-й столбец вычислительнойматрицы содержит (1+1) одноразрядныхсумматоров, элемент НЕ и 1-2 сумматоров по модулю два Ь = 2, 3,И,где И - разрядность результата), выход -го сумматора по модулю два1-го столбца соединен с первым входом(1 = 2,3.1 с), выход 1-го одноразрядного сумматора 1-го столбцасоединен с вторым входом (-1)-гоодноразрядного сумматора (1+1)-гостолбца, выход первого одноразрядногосумматора 1-го столбца соединен с первым входом первого одноразрядногосумматора (1+1)-го столбца, первымивходами всех сумматоров по модулю два(1+1)-го столбца и вторыми входамиЕ-х сумматоров по модулю два остальных столбцов, д-й и (д+1)-й разрядыподкоренного выражения устройства(1 = 3, , 2 В) подключены попарно соответственно к первому и второму входам последних одноразрядных, ЯОышсумматоров, -1-го столбца, 2 д разряды подкоренного выражения устройства (д = 1, , И) соединены с,входами соответствующих элементов НЕх+1-го столбца, выходы которых соедииены с первыми входами предпоследниходноразрядных сумматоров этого жестолбца, выход переноса (+1)-го одноразрядного сумматора 1 с-го столбцасоединен с входом переноса -го одноразрядного сумматора этого жестолбца, о т л и ч а ю щ е е с ятем, что, с целью повышения точностивычисления квадратйого корня, в неговведены коммутатор разрядов, дешифратор разрядов, группа элементов И,,элемент НЕ, одноразрядный сумматорв первый столбец, сумматор, входыпервого слагаемого которого соединены с выходами соответствующих одноразрядных сумматоров последнего столбца вычислительной матрицы, входы, второго слагаемого сумматора соединены с выходами соответствующих элементов И группы, первые входы которых соединены с выходами первых одноразрядных сумматоров соответствующих столбцов спервого по предпоследний, выход первого одноразрядного сумматора последнего столбца соединен с входом элемента НЕ, выход которого соединен с вторыми входами элементов И группы с первого по предпоследний и первым входом последнего элемента И группы, второй вход которого . соединен с выходом элемента НЕ последнего столбца, вход которого соединен1104511 ройства, вторые входы предпоследниходноразрядных сумматоров столбцовс 2 по И соединены с входом логического нуля устройства, первый входодноразрядного сумматора первогостолбца соединен с. входом старшегоразряда устройства, вход второго разряда которого соединен с вторым входом одноразрядного сумматора первогостолбца, выход которого соединен свторым входом первого одноразрядногосумматора второго столбца, выход переноса первого одноразрядного сумматора первого столбца и выходы первых одноразрядных сумматоров осталь;ных столбцов являются соответственИзобретение относится к вычисли- . тельной технике и может быть использовано в цифровых вычислительных машинах.Известно устройство для извлечения квадратного корня, содержащее мат рицу сумматоров-вычитателей, вход под коренного выражения устройства, входы нулевого и единичного потенциалов, элементы НЕ, разрядные выходы корнями,10Однако при вычислении квадратного корня из небольших чисел значительно увеличивается относительная погрешность, что приводит к тому, что в фор мате результата будет только одна или 15Ф несколько значащих цифр младших разрядов, Кроме того, вычислительная мат. рица содержит сумматоры-вычитатели, обладающие низким быстродействием эа счет переключения режима работы 20 по сравнению с однофункциональными элементами, например сумматорами, и большими аппаратурными затратами. Наиболее близким к изобретению25 является устройство для извлечения квадратного корня, содержащее вычислительную матрицу одноразрядных сумматоров, к-й столбец которой содержит +1 одноразрядных сумматоров, элемент НЕ и 1-2 сумматоров по модулю З 0 два, причем выход 1-го одноразрядного сумматора Е-го столбца соединен с входом 1-1-го одноразрядного сумматора 1+1-го столбца, входы разрядов но выходами В старших разрядов результата устройства, выходы сумматора являются соответственно выходами Имладших разрядов результата устройства, входы разрядов подкоренногочисла устройства соединены с соответствующими информационными входамикоммутатора разрядов и входами дешифратора разрядов, выходы которогосоединены с управляющими входами коммутатора разрядов и являются выходами порядка результата устройства, вы-,ходы коммутатора разрядов соединены с соответствующими разряд- иными входами вычислительной матрицы,подкоренного числа устройства соединены с соответствующими входами вычислительной матрицы 21.Недостатком известного устройства является низкая точность вычисления при малых значениях подкоренного числа.Цель изобретения - повышение точности вычисления квадратного корня. Поставленная цель достигается тем, что в устройство для извлечения квадратного корня, содержащее вычислительную матрицу одноразрядных сумматоров, Е-й столбец вычислительной матрицы содержит %+1) одноразрядных сумматоров, элементов НЕ и Есумматоров по модулю два (1 = 2, 3, И, где И - разрядность результата), выход х-го сумматора по модулю два 1-го столбца соединен с первым входом (1+)-го одноразрядного суммато" ра ( = 2,3, , 1 с), вход д-го одноразрядного сумматора 1 с-го столбца соединен с вторым входом (-1)-го одноразрядного сумматора В+1)-го столбца, выход первого одноразрядного сумматора Е-го столбца соединен с первым входом первого одноразрядного сумматора Ь+1)-го столбца, первыми входами всех сумматоров по модулю два %+1)-го столбца и вторыми входами 1-х сумматоров по модулю два остальных столбцов, 1-й и (1+1)-й раз.ряды подкоренного выражения устрой1104511 3ства ( = 3.2 И) подключены по. парно соответственно к первому и второму входам последних одноразрядных сумматоров д-го столбца, 21 разряды подкоренного выражения устройства (1 = 1, , И) соединены с входами соответствующих элементов НЕ .+1-го столбца, выходы которых соединены с первыми входами предпоследних одноразрядных сумматоров этого же столб 1 О ца, выход переноса (1+1)-го одноразрядного сумматора 1-го столбца соединен с входом переноса д-го одноразрядного сумматора этого же столбца, допол-. нительно введены коммутатор раЗрядов, 15 дешифратор разрядов, группа элементов И, элемент НЕ, одноразрядный сумматор в первый столбец, сумматор, входы первого слагаемого которого соединены с выходами соответствующих 20 одноразрядных сумматоров последнего столбца вычислительной матрицы, входы второго слагаемого сумматора соединены с выходами соответствующих элементов И группы, первые входы кото 25 рых соединены с выходами первых одноразрядных сумматоров соответствующих столбцов с первого по предпоследний, выход первого одноразрядного сумматора последнего столбца соединен с вхо- ЗО дом элемента НЕ, выход которого соединен с вторыми входами элементов И группы с первого по предпоследний и первым входом последнего элемента И группы, второй вход которого соеди- З 5 нен с выходом элемента НЕ последнего столбца, вход которого соединен с младшим разрядом подкоренного числа, входы переноса последних одноразрядных сумматоров всех столбцов соеди О нены с входом логической единицы устройства, вторые входы предпоследних одноразрядных сумматоров столбцов с 2 по И соединены с входом логического нуля устройства, первый 45 вход одноразрядного сумматора первого столбца соединен с входом старшего разряда устройства, вход второго разряда которого соединен с вторым входом одноразрядного сумматора первого столбца, выход которого соединен с вторым входом первого одноразрядного сумматора второго столбца, выход переноса первого одноразрядного сумматора первого столбца и выходы первых одноразрядных сумматоров остальных столбцов являются соответственно выходами И старших разрядов результата устройства, выходы сумматора являются соответственно выходами Б младших разрядов устройства, входы разрядов подкоренного числа устройства соединены с соответствующими информационными входами коммутатора разрядов и входами дешифратора разрядов, выходы которого соединены с управляющими входами коммутатора разрядов и являются выходами порядка результата устройства, выходы коммутатора разрядов соединены с соответствующими разрядными входами вычислительной матрицы.На фиг. 1 представлена блок-схема устройства; на фиг 2 - блок-схема вычислительной матрицы одноразрядных сумматоров и сумматора.Устройство содержит вход 1 подкоренного числа, коммутатор 2 разрядов, матрицу 3 одноразрядных сумматоров, сумматор 4, дешифратор 5 разрядов, выходы б младших разрядов результата, выходы 7,старших разрядов результата, выходы 8 порядка, вход 9 логической единицы, вход 10 логического нуля, одноразрядный сумматор 11, элементы НЕ 12, сумматор 13 по модулю два, элементы И 14. Устройство работает следующим образом.Перед началом вычисления разряды подкоренного выражения по входам 1 подаются на дешифратор Ь разрядов, который анализирует попарно подкоренное выражение на наличие значащих цифр в старших разрядах входного кода и формирует код "8" порядка результата, который также управляет работой коммутатора 2 разрядов таким образом, что при наличии значащих цифр в первой, второй и т.д, паре цифр подкоренного выражения к первому, второму, третьему и т.д. входам подкоренного выражения вычислительной матрицы 3 подсоединяются соответственно первый, третий и т.д., второй, четвертый и т.д., третий, пятый и т.д. входы 1 подкоренного выражения устройства, которые затем заносятся попарно на входы одноразрядных сумматоров 11 младших разрядов каждого столбца матрицы 3 одноразрядных сумматоров, на входы переноса которых постоянно подается "1". В первом столбце матрицы осуществляется сложение первых двух старших цифр подкоренного выражения и логической "1", поступающей на вход переноса, чторавнозначно сложению первой пары цифр с кодом "11". Выход переноса одноразрядного сумматора 11 первого столбца является выходом старшей цифры результата Й. На выходе элемента 12 НЕ и одноразрядного сумматора 11 первого столбца формируется код ос,татка, который подается на входы одноразрядных сумматоров 11 двух старших разрядов второго столбца, а на входы одноразрядного сумматора 11 младшего разряда второго столбца подается следующая пара цифр подкоренного выражения. Во втором столбце матрицы осуществляется сложение остатка с припи санной к нему справа второй парой цифр подкоренного выражения с кодом 1 д, 11, если первая цифра результата д = 1, и с кодом О д, 11, если первая цифра результата д= О. Выход пе реноса одноразрядного:,сумматора 11 старшего разряда второго столбца матрицы 3 одноразрядных сумматоров является второй цифрой результата Й. Сдвинутый на один разряд в сторону старших разрядов кад остатка подается на входы одноразрядных сумматоров 11 старших разрядов третьего стапбца, а на входы младшего одноразрядного сумматора 11 этого столбца подается З 0 следующая пара цифр. В третьем столбце происходит сложение остатка с приписанной к нему справа третьей парой цифр падкоренного выражения с кодом 1 с, й 11, если вторая циФра резуль- з 5 тата д = 1, и с кодом О дс 11, если вторая цифра результата с = О. Выход переноса одноразрядного сумматора 11 старшего разряда третьего столбца является третьей цифрой ре зультата д 1. Поскольку при Й = 1, й = О, а при с = О, третья, начиная с младшей, цифра кода второго слагаемого всегда равна О. Таким образом, на первые входы второго, на чиная с младшего одноразрядного сумматора 11 каждого столбца, подается уровень логического нуля. Затем код остатка третьего столбца со сдвигом на один разряд в сторону старших 50 разрядов подается на входы одноразрядных сумматоров 11 старших разрядов четвертого столбца и т.д, Инвертирование цифр результата в зависимости от последней цифры результата осуществляется с помощью сумматоров 13 по модулю два. На последнем п столбце одноразрядных сумматоров 1 вычислительной матрицы происходит сложение кода остатка предыдущего столбца, сдвинутого на один разряд в сторону старших разрядов, с приписанной справа последней парой Цифр подкоренного выражения с кодом 1 д д 2, , с 1 011, если предпослед-: няя цифра результата Й = 1, и с кодом 1 д, й, , 4,011, если предпоследняя цифра результата 6,1О. Выход переноса одноразрядного сумматора 11 старшего разряда послед. него столбца является последней цифрой результата д. Сдвинутый на один разряд в сторону старших разрядов код остатка вычислительной матрицы 3 подается на входы блока восстановления остатка, что необходимо для восстановления истинного значения остатка в случае, когда последняя цифра результата д = О. Восстановление остатка происходит путем суммирования на одноразрядных сумматорах 11 кода остатка КККК, , К со значением д,с 11 с 1,1,д., К, при й, = О и с нулевым кодам при с 1 = . Указанные коды формируются с помощью элементов 14 И. На выходах 6 сумматоров 11, появятся и разрядов восстановленного остатка, которые являются и младшими разрядами кода результата вычисления квадратного корня.Предлагаемое устройство для извлечения квадратного корня обладает более высокой точностью вычисления результата. Уменьшение относительной погрешности осуществляется за счет сдвига подкоренного выражения в сторону стар ших разрядов до появления значащих циф в одном из двух старших разрядов, чем уменьшается диапазон измененияЬ 2 подкоренного выражения 2Х2 Использование остатка вычислительной матрицы в качестве младших цифр корня уменьшает также абсолютную погрешность вычисления квадратного корня.