Резервированное запоминающее устройство

СОВХОЗ СОВЕТСКИСОЦИАЛИСТИЧЕСНРЕСПУБЛИН З(51) О 11 С 29 00 РЕТ ИСАНИЕ ЕТЕЛЬСТВ АВТОРСКОМУ(56) 1, АвторскоеР 780049, кл. О 112, Авторское снпо заявке Р 294287кл. 3 11 С 29/00, 1.8) св идетель С 29/00, 1идетельст3/18- 24,980 (пгот тво ССС79.о тип) к пряисла,УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54 ) (57) 1, РЕЗЕРВИРОВРННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержашее регистр адреса, выходь которого подключены к адресньм входам первого и второго основных и резервного блоков памяти, первый и второй сумматоры, первые входы которых подключены к выходам основных бло кон памяти, первые и вторые группы элементов Ч,выходы которых являются информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью гонышения надежности устройства, в него введены третья, четвертая и пятая группы элементов И, третий и четвертый сумматоры, регистры числа, дешифратор ошибки и блок местного управления, один из выходов которого является управляюшим выходом устройства, а другие ныходы подключены к первым входам элементов И первой и второй групп, к управляюшим входам блоков памяти и к установочным входам регистров числа, одни из входов блока местного управления являются управляюшими входами устройства, а другой вход подключен к выходу дешифратора ошибки, вход которого подключен соответственно к первым входам элементов И третьей, четвертой и пятой групп и к выходу четвертого сумматора, входы которого подключены соответственно к вторым входам элементов И первой группы и прямому выходу первого регистра числа, мому выходу третьего регистра ч к вторым входам элементов И второй группы и прямому выходу второго регистра числа, инверсные выходы регистров числа подключены к информационным входам соответствующих блоков памяти, первому входу третьего сумматора и вторым входам первого и второго сумматоров, а счетные входы регистров числа соединены с выходами элементов И третьей, четвертой и пятой групп, вторые входы которых подключены к выходам соотнетствукицих сумматоров, второй вход третьего сумматора подключен к выходу резернного блока памяти.2, Устройство по п. 1, о т л и - с ч а ю Ш е е с я тем, что, блок местного управления содержит регистры Ьдвига, элементы И, элементы ИЛИ,к 5 -триггер, элемент задержки, эле- ,юфщ мент НЕ и дешифратор команд, входыкоторого подключены соответственно к первым входам первого и второго ф элементов И, к одному из входовР 5 -триггера, выходу последнего разряца первого и информационному входу второго регистров сдвига, к выходу второго разряда второго регистра сдвига, к тактовым входам первого, второго и информационному входу третьего регистров сдвига и выходу первого элемента ИЛИ, первый вход которого соединен с информационным входом первого регистра и другим входом Яь-триг гера, а второй вход - с выходом второго разряда третьего регистра сдвига, выход первого разряда которого подключен к второму входу второго элемента И, а установочный и тактовый входы - соответственно к выходу элемента НЕ и установочным входам первого и второго регистров сдвига, к первому входу третьего и третьему входу второго элементов И соответственно, причем четвертый нхОд второго элемента И подключен к инверсному выходу триггера, а выход - к первому107 О 60 Е входу Второго элемента ИЛИ, ВторойВХОД КОТОРОГО СОСДИЕ 1" С ВХРБ"гтэлемета НЕ и вь.ходов элемента задержки, вход которого соединен с выходом третьего элемента И, Второйвход которого подключен к второмувходу первого элемента И и выходутретье 1 О элемента ИЛИ, БХОДН кОторОго соединены с первы и втор:. БыИзобре:ение относится к вычислительной технике и мо ет быть исполь. зОвано 11 Ри построени;1 запСминающихустРОЙств пОБЫ енОЙ адежОсти.Известно г.езсрвированое загоми. 5нающее у:тг:ойств-, которое содержтбЛОК. 1 а".Ятит РЕГИСТР И ДЕШИ.:РатОРаДРЕСа, КОММ;таТОР ЛОГИЧЕСКИЕ ЭЛЕменты. ПостоверОсть Вьдаваемой инфортации збес 1 етНвается путем дублирова 5 ИЯ бЛОК 13 В 15 ТИ С ОдиттакСВОЙи н норма,5 е ЙНедостатком известного устрсСтваявляется большаи 3 бьточность бл 01 ОВпамят 5 Ведущая: увеличению обтье;, -но-массовых характеристик,Наиболее близкит,: к предлагаемомуявляется резервированное запоминаюЩЕЕ УСТРОЙСТВО СОДЕРжаЩЕЕ Двтт ОСновых и з 55 рез ;.Вый блоки памяти,КОММУТНТОРЬ т ГЕЕРаТОР ТаКТОВЫХ 5 мпульсов,. элементы Ит регистр адреса,бл 01 и кОтГОлясумматОры. УСЗРОЙ-стБО Обеспечиваз1 а Оцно ОбращениеК Памяти СЧИТЫВаИЕ СООТЗЕТСТВугттИХГОЛОВИН ЕДИНОГС тН оОРМаЦИО 51 ОГОслотва сразу Из обох накопителей,а. также ГарирОВанеОтказОВ В ОднОМ их них, При этом Одновременноесчитывание предполагает проведение/фцикла запи.,и такс го слова также одновременно Во вс: Тзкопители причемв каждый из основных - соответствунцих псловин слова, а в резервныйих суммь 12 1.Недостатком устройства Является 35неВысокая дОстоверность БыдаваемОЙинормацтии, Причиной этого являетсявыбранный способ Гарирования ошибок,при котором в случае обнаружениянеисправности блоков контроля коммутатОР ПРОПУСтаЕт На ВЫХОД ВОССТаНОБленный вариант этого слова, полученный путем суммирования информациииз ячеек с таким не адресом двухдругих накопителей независимо от тоГо имеются В них ошибки илни нет.Таким образом, в случае Выявлениянеисправности обойми блоками контроля на выход устройства проходит ложНа Я, ИНОРМаттн Я. ходам дешитратора команд, причеминормациОньЙ ВхОд первоГО тактотЫЙ ВХОД ТРЕТЬ ЕГО РЕГИСТРОВ СДВИт аИ ОДИН ИЗ ВХОДОВ ДЕШИтратОра КОМВ нявляются входами блока, выходамикоторого я" ляются соответственно выходт первого зле.ента И третьего зземента ИЛИ,третий и четвертьй выходьде,5 ра Гора т нь:ход второго элемента ИПИ,ель изсбретени 5 - пОБьгттение на=- ЕжОСЗК УГ ТРГтйстэа За СЧЕТ УВЕЛИ.тЕБИ 5 Лсст Рн",НТ: тттт аваЕМОЙ ИНОСОМа" ИИ .Поста т:лен ггцель достигается темчто в розервкрст:анное запоминающее устрой Отто, содержащее регистр адреса,. выход, которого подключен, к адресьЫ входам первого и второго основных и резервного блоков Гамяти, егпЫЙв. ОГ. ои су.Маторы, первые тХ 07 Ы КГ.т 05 ЫХ ПОДК.Т ЮЧЕНЫ К ВЫХОдаоснов:ых блоков памяти,. первые и ТОРь.е 5 РУпь: элементов Ит вхоДы которых являются иноормационными выходами устройс:ва, введены третья, четвертая и г;ятая групг;ы элементсв И гГ т,тт-й т;.г.тЗЕРтЫ- С .4 матОРЫ РЕГИСтрЫ ЧИ Сла т ДЕШИттраТОр ОШИбКИ И блок но стоОГО уравлени Я ОДин из ВЫХОДОВ КОТОРОГО ЯВЛ 5 Г-, СЯ УПРаВЛЯЮ Дим выходом уссройства а другиетОДК "ЧЕНЬ 1 т ПЕРВЫМ ВХОДаМ элементов И первой и второй груп;т т у 1 ртгвл ЯтсгиВхОДам блокОВ памЯти п к установочным входам регистров Нс 1 а, одни из входов блока местного УПРаВЛЕНИЯ ЯЗЛЯЮтСЯ УПРавЛЯЮЩИМИ входами устройства а другой вход подклкчен к выходу дешифратора ошиб- КИ т ВХОД; КОТОРОГО ПОТКЛЮЧЕ СООТВЗТ ственно к первым входам элементов И в .рстьей,. четвертой и пятой групп иБьхОду четвертОГО су"ю 1 атора, Входы которого подключены соответственно к вторым Входам элементов И первой Групг;ы и прямому вь.ходу перзого реГистра числа, к прямому выходу тр зтьего регистра числа, к вторым зходам элементов И второй Группь и 5 рямсму выходу Второго регистра числа, инВерсные выходы регистра числа подключены к информационным входам соответствующих блоков памяти, первоу Входу третьего сумматора и вторым Входам первого и второго сумматоров, а счетные входы регистров числа соединены с выходами элементов И третьей, четвертой и пятой гругп, вторые входы которых подключены к выходам соответствующих сумматоров,второй вход третьего сумматора подключен к выходу резервного блокапамяти,При этом блок местного управлениясодержит регистры сдвига, элементыИ, элементы ИЛИ, Р 5 -триггер, элемент 5задержки, элемент НЕ и дешифраторкоманд, входы которого подключенысоответственно к первым входам первого и второго элементов И, к одномуиз входов РВ -триггера, выходу последнего разряда первого и информационному входу второго регистров сдвига,к выходу второго разряда второгорегистра сдвига, к тактовым входампервого, второго и информационномувходу третьего регистров сдвига ивыходу первого элемента ИЛИ, первыйвход которого соединен с информационным входом первого регистра и другим входом Р 5-триггера,. а второй2 Овход - с выходом второго разрядатретьего регистра сдвига, выход первого разряда которого подключен квторому входу второго элемента И,а установочный и тактовый входы -соответственно к выходу элемента НЕи установочным входам первого и второго регистров сдвига, к первомувходу третьего и третьему входу второго элементов И соответственно, причем четвертый вход второго элементаИ подключен к инверсному выходутриггера, а выход - к первому эходувторого элемента ИЛИ, второй входкоторого соединен с входом элементаНЕ и выходом элемента задержки, входкоторого соединен с выходом третьегоэлемента И, второй вход которогоподключен к второму входу первогоэлемента И и выходу третьего элемента ИЛИ, входы которого соединены с 4 Опервым и вторым выходами дешифратора,команд, причем информационный входпервого, тактовый вход третьегорегистров сдвига и один из входовдешифратора команд являются входамиблока, выходами которого являютсясоответственно выходы первого элемен.та И, третьего элемента ИЛИ, третийи четвертый выходы дешифратора, выход второго элемента ИЛИ. 50На фиг. 1 изображена функциональная схема предлагаемого устройства;на фиг. 2 - функциональная схемаблока местного управления; на фиг.3 временная диаграмма работы устройства,Устройство (фиг, 1) содержит регистр 1 адреса, первый 2 и второй 3основные блоки памяти, резервныйблок 4 памяти, предназначенный дляхранения поразрядной суммы по модулю 6 Одва информации с одинаковьми адресами из основных блоков памяти, первый5, второй б, третий 7 и четвертый8 сумматоры, первую 9, вторую 10,третью 11, четвертую 12 и пятую 13 65 руппы элементов И, первый 14, втоГ.рой 15 и третий 16 регистры числа,дешифратор 17 ошибки, блок 18 местного управления со входами 19 и 20.Блок 18 имеет выходы 21-25, выходы26 и 27 соответственно элементов Ипервой и второй групп являются инфор-мационными выходами устройства. Приэтом разрядность всех регистров,су 1 и 1 атороэ,. дешифратора и элементовИ равна разрядности информации,считываемой по каждому из блоковпамяти. Все сумматоры устройстваосуществляют сложение по модулю два.Тактовые входы регистров не показаны.Блок местного управления (фиг, 2)содержит первый 28, второй 29 и третий 30 регистры сдвига, В 5 -триггер31 дешифратор 32 команд, первый33 второй 34 и третий 35 элементыИ, первый 36, второй 37 и третий38 элементы ИЛИ, элемент 39 задержки, элемент НЕ 40, причем первыйрегистр 28 содержит К разрядов,где К определяет количество повторных считываний, задаваемых при конкретной реализации устройства. Нафиг. 2 приведена также таблица истинности длядешифратора 32.На фиг. 3 показана работа устройства при выполнении первого регистрасдвига 28 в блоке 18 местного управления для К = 3.Устройство работает следующимобразом,В исходном состоянии все регистры14-16 установлены в состояние логиче кой 1. С инверсных выходоврегистров снимаются сигналы логического 0 и подаются на входы соответственно первого 5, второго б итретьего 7 сумматоров, а с прямыхвыходов всех регистров снимаютсясигналы логической 1 и подаютсяна входы сумматора 8, после сложенияна котором образуются сигналы логической 1 в каждом разряде иподаются на входы элементов И 11-13,подготавливая их для прохождениясчитываемой из блоков памяти информации,После занесения в регистр 1 адре 1са номера ячейки, с которой производится считывание, э блок 18 по входу19 поступает сигнал внешнего считывания, который запускает генерациюопорных импульсов р из которых Впоследствии сформируются управляющие сигналы, и через выход 24 попадает навходы считывания блоков 2-4 памяти.Считанная по этому сигналу информация из блоков 2-4 памяти подаетсяна одни из входов соответствующихсумматоров 5-7, складывается с нулевой информацией на других входахэтих же сумматоров и, не претерпеваяизменений, проходит через элементыИ 11-13 иа запись э регистры 14-16.Таким образом считанная из блоков2-4 памяти инФормация оказываетсязаписанной в соответбтвующий регистрчисла, с прямых выходов которых онапоступает на входы сумматора 8. Притом в случае исправности устройстваосле сложения входной информациина выходе каждого разряда сумматора8 появится логический 0. По этойинформации дешифратор 17 ошибки выдает в блок 18 сигнал логического0, по которому там сформируетсястробирующий импульс на выходе 22 иразрешит выдачу информации с первого 14 и второго 15 регистров числачерез элементы И 9 и 10 на информационные выходы 26 и 27 устройства.При этом с выхода 21 устройства выходит сигнал логического 0,подтверждающий истинность выдаваемойинформации. 2 ОВ случае наличия ошибок в информации, снимаемой с регистров числа,после ее сложения четвертым сумматором 8 на выходах его соответствующихразрядов сохранится сигнал логической 1, который обнаруживаетсядешифратором 17 ошибки и поступаетв блок 18, который по выходу 25 выдает сигнал установки в единичное(исходное) состояние всех регистров Зо14-16, а по выходу 24 - сигнал повторного считывания.Если повторное считывание падвтерждает наличие ошибки, та блок 18не Формирует очередного сигнала устновки регистров в исходное состояние, а подает по выходу 23 сигнал.записи, который поступает на входыблоков 2-4 памяти, По этому сигналув блоки 2-4 запишестя инверсный кодсоответствующих регистров 14-16,После этого с выхода 24 вновь поступает сигнал на считывание. Приэтом на каждом из сумматоров 5-7происходит сложение инверсного кодасоответствующего регистра 14-16 с 45инверсным кодом, считанным из соответствующего блока 2-4 памяти. Вслучае исправности ячеек памяти после сложения на выходах всех разрядовсумматоров 5-7 должен появиться 5 Осигнал логического0, который через элементы И 11-13 не прайлети не изменит состояния регистров14-16. Логическая 1 на выхалахэтих сумматоров появится в тех раз-.рядах, которые оказались нексправными в блоках 2-4 памяти к поэтому непракнверткравались, В та же времяэти искаженные разряды записаннойранее в регистры 14- 16 информациипосле сложения на сумматоре 8 ладу.сигналы логической 1 на выходахтех же разрядов сумматора, к, следовательно,на соответствующих входахэлементов И 11-13.Таким образом че-.рез элементы И 11-)3, пройдет логи ческая 1 только в тех разрядах,которые в блоках 2-4 памяти оказалисьнексправнымк. Этк сигналь 1 поступятна счетные входы соответствующихразрядов регистров 14 - 16 к кэменяткх состояние, произведя тем самымисправление ошибок. Исправленнаяинформация после сложения на сумматаре 8 дает во всех разрядах логический 0, чта свилетельствует адостоверности выдаваемой из устройства информации,. вь 1 хад которой будетразрешен сигналом с выхода 22, формируемым в блоке 18 сразу же послепоследнего сигнала считывания независима ат результатов; коррекции,После этага блок 18 сигналом па выходу 25 устанавлизает регистры 1416 в ксхаднае единичное состояниек устройство вновь гатова к лальней -шей рабате,Таким образом предлагаемое устрэйство, по сравнению с прототипам обеспечивает исправную работу запамк. наюшега устройства прк наличии отказав в разных разрядах одноименных ячеек основных к резервного блоков памяти, а налкчке скгнала ошибки, выдаваемого вместе с информационным словом абоненту, позволяет метить искаженные слова, чтоб в дальнейшем иметь возможность арганкзавать кх восстановление либо па результатам контрольного суммирования массква, либо путем перезаписи кз другого массива в случае циклкческага хара: терл выдаваемой информации.иг. а. Оили Таблица да йщ тинносщи й 7 П 705 а УЯ 10706081070608 Яюод злгмвнта или Збдмод ыуод Л иод Яб цод Выход 8 ца, Я Составитель В,Рудаков едактор И.Ткач Техред Т.Фанта Корректор С.ШекмО/В 9 Тираж 575ВНИИПИ Государственногопо делам изобретений113035, Москва, Ж, Р Заказ 1 Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 Ягод Ю Вход 1 У Подпи сноекомитета СССРоткрытийушская наб., д,4/