Резервированное запоминающее устройство с самоконтролем

(19) (11),С 2 9 / 0 0 ОБРЕТЕНИ ОП ВИДЕТЕПЬСТ АВТОРСКОМ и л ордеиГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ 1) 3508103/18-24(71) Московский ордена Ленина ина Октябрьской Революции энергетческий институт(54)(57) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее матричный накопитель, состо.ящий из групп основных и резервныхзапоминающих элементов, расположенныхна пересечении основных и резервныхадресных шин строк и столбцов, четыре .группы ключей, основную программируемую логическую матрицу, первый и второй дешифраторы, входы которых являются одними из входов устройства,о т л и ч а ю щ е е с я тем, что, сцелью повышения быстродействия и надежности устройства путем обеспечения контроля его адресных цепей, внего введены две группы нагрузочныхэлементов, две группы коммутирующихэлементов, четыре измерительных элемента, четыре дискриминатора, дополнительная программируемая матрица,четь.ре разделительных элемента, четыре ключа, блок сравнения, третий ичетвертый дешифраторы, причем адресные выходы матричного накопителя подключены к одним из выходов нагрузочных элементов первой и второй группРдругие выводы которых соединены с шиной нулевого потенциала, адресные входы матричного накопителя подк ючены к выходам коммутирующих элементов первой и второй группы, входы которых соединены с вьходами соответ .ствующих ключей групп, первые входь ключей каждой группы соединены непосредственно с вь.ходами одноименных ключей с первого по четвертый и через соответствующие разделительные элементы - с одними из выводов одноименных измерительных элементов, вторые входы ключей первой и второй групп соединены с вьходами первого дешифра. тора и основной программируемой логи ческой матрицы, одни из входов которой подключены соответственно к вхо- эС дам первого дешифратора и одним из выходов третьего дешифратора, вторые входы ключей третьей и четвертой групп соединены с выходами второго дешифратора и.дополнительной программируемой логической матрицы, одни ф из входов которой подключены к одним из входов второго дешифратора. и другим выходам третьего дешифратора, один из выводов каждого измерительно го элемента подключен к входу соответствующего дискриминатора, выходы дискриминаторов подключены к одним из входов блока сравнения, выходы которого являются выходами устройства, выходы четвертого дешифратора соединены с одними из входов ключей с первого по четвертый, входы третьего и четвертого дешифраторов, другие выводы измерительных элементов и другие входы программируемых логических матриц, ключей и блока сравнения являются другими входами устройства.11 зобретение относится к вычислительной технике, В частностизапомина 1 ОЩим УстРОйствамр и мОБЯт бытьиспользовано в системах дискретнойобработки информации, в которыхпредъявляются повышенные требованияк надежности,Иэвестеы запоминающие устройствас самоконтролем правильности работытракта дешифрации,осуществляемымметодом шифрации выбранных адресных шин вОконтрольный код адреса по некоторомуиодул 10 р сРавниваемый затем с Внеи 1 нимконтрольным кодом адреса по томуже модул 0.Осе 10 вными недостатками известных 15устройств Являются большая аппаратурная избыточность и малое быстродействие, являющиеся следствием сложностишифратора,кэвестно запоминаю:;ее устройство дос резервированием дефектных столбцовзапоминающих элементовр содержащееМЗТРИЧНЫИ НВКОПИТЕЛЬ р И 11 ЕЮВЕИИ ОСНОВные и резер 1 Зные запоминающие ЗЛЕментысхему сравнения адресов, коммутируюЩие схе еы с плавкими пеРе.:-,ычками рключи Выборки основных и резервнь 1 хгстолбцов 1,Е 1 едостатками известного устройстВа ЯВЛЯЮТСЯ ОТСУТСГВИЕ ОПЕРссатИВНОГОконтроля правильности работы адресных Цепей в проЦессе рабо:ь 1, замеадефектного столбца на исправныйрезервный невозможно гри Отказахключей Вь 1 борки столбцов типа постоянная единица , не предусмотрена35замена строк дефектных запоминающихэлементов на исправные резервные.Наиболее близким техническим решением к предлагаемому является резервированное запоминающее устройство с АЕОсамоконтРолем, соДеРжашее накопительрсостоящий из основных и резервныхэпоминающих элементов, дешифраторь 1выборки основнь:х строк и столбцовзапоминающих элем- Нтов, ключи выббрки Основных и РезеРВных стРОкр столб 1 ОВ эсрпоИ 1-:ВЮ 1 ИХ ЗЛЕсЕЕТОВ р Программируе 11 ую логическую матрицу.Принцип действия устройства состоитв записи и хранении информации обадресах дефектных запоминающих злементов в программируемой логическойматрице (ПЛ 11) . При работе устройстваадреса, по которым .Производится обращение, подаЮтСЯ На вХОдЫ ПЛРр Иресли адрес, по которому производитсяобращение, записан в ПЛМр то на выходе ПЛМ формируются сигналы, эапрегеЕающие выборку дефектного запоминаю-щего элемента и подключающие исправный резервный 3 апомйеащи й элементк ВхОДам-ВыхОДам устрОйства 12,1Наиболее существенными недостатками известного устройства являютсяусложнение логических схем вводаВывода инф 10 рмации из накОпителя и 65 схем обрамления накопителя. отсугствие Оперативного контроля правильности работы адресных цепей во время обраЕ:,ения необходимостт адресапии каждого дефектного запоминающего элемента что приводит к усложнению структуры ПЛ."1 и Увеличивает аппаратурНЫй ОбЪЕМ П 1 М, УКазаННЫс: НЕДО-тат ки снижа 10 т надегсносте устрсйстВа .Бель изобретения - повышение быстродействия и надежности запзминающегс устройства гутем обеспечения контроля его ацресных цепей.Поставленная цель достигается тем, что в резервированное запоминающее устройство " самоконтролем, ссдержацее матричный накопитель, состожций из Групп основных и резернных запоминающих элементов, расположенных на пересечении основных и резерв. ных адресных шин строк и столбцов, четыре группы ключей, основную проГРсрммиР 1 Рему 1 з г 10 гнческую матриЦУ р пеРвый и второй дешисраторы, входы которых являются Одними и 3 ВхОдОВ устрой" отвар ввелены две ГРУппы наГРУзсчных элементовр Две ГРУппы ко 1 гмУтиРУЮЩИХ элементов, четыре измерительных элементаа р чет 1 с 11 е Ди скРиминатОРа, р ДООл нительная программируемая матрица, четыре разделительных элемента, Ееты.сравнения, Третий и четверть 1 Й,;.,ешифратор 1-1 причем адресные выхОдь 1 мат 11 ичнОГО накопитетя подктРче ны к одним 1:,з Выводов на"рузо:Еных зле 11 ентоз пеРЗОЙ и втоРОЙ ГРУпп. ДР;рРГие выводы которых соединены с шиной нулевого потенциала, адресные входы матричного накопителя подключены к выходам коммутируюе 1 их элементов 1-ер- ВОЙ и ВтоРОЙ ГРУппр ВХОДЬ: котОРых соелинены с выходами соответствукщих ключей ГРУппр пеРвые вхоДы ключей каждой группы соединены непосредственно с Выходамй Одноименных ключей с первого по четвертый и через раз- р 1 ЕЛИТЕЛЬНЫЕ ЭЛЕМЕНТЫ - С ОДНИМИ Из Выводов одноименных измерительных :элементов, вторые входы ключей перВой и второй групп соединены с выходами первого дешифратора и основной программируемой логической матрицы, одни иэ входов которой подключень соответственно к Входам первого дешифратора и одним из Выходов третьего дешифратора, вторые входы ключей третьей и четвертой Групп соединены с выходами Второго дешифратора и дополнительной программируемой логической матрицы, одни из входов которой подключены к одним из входов второго дешифратора и другим выходам ТРСТЬЕГО ДЕШИфРаТОРар ОДИН Иэ ВЫВОДОВ каждого измерительного элемента под" ключен к входу соответствукшего дис 1 КРиминатоРар выходь ДискРиминатоРов подключены к одним из входов блока сравнения, выходы которого являютсявыходами устройства, выходы четвертого дешифратора соединены с одними из входов ключей с первого почетвертый, входы третьего и четвертого дешифраторов, другие выводыизмерительных элементов и другие5входы программируемьх логическихматриц ключей и блока сравенияявляются другими входами устройства,На фиг. 1 изображена структураясхема устройства, а фиг. 2 - то же, 10программируемой логической матрицы;на фиг. 3 - то же, дискримиатора;на фиг. 4 - то же, блока сравнения.Устройство (фиг. 1) содержлт матричный накопитель 1, состоящий из 15групп основных и рсзервых запоминающих элементов (:те показаны), расположенных на пересечеии осовт.хи Резервных адресных шин строк истолбцов, первую 2 и вторую 3 груп Опы нагрузочнь 1 х элементов, в качествекоторых могут быть использованы резисторы, первую 4 и вторую 5 группыкоммутирующих эемено, в качествекоторых могут быть исг:ользованы плавкие перемычки, пережигаемые повьюенным током, первую б и зтогую 7 группы ключей, служащих соответственнодля выборки основньх и резервыхстрок первой и второй групп накопиЗОтеля 1, третью 8 и четвертуо 9группы ключей, служаих соответственно для выборки основных и резервных столбцов первой и второй группнакопителя 1, первые разделительтьтйэлемент 10 и ключ 11, вторые разделительный элемент 12 и ключ 13,третьи разделительный элелент 14 иключ 15, четвертые разделительныйэлемент 16 и ключ 17(в качестверазделительных элементов 10,12,14 40и 16 могут быть использованы полупроводниковые диодь), первые дискри-.минатор 18 и измерительный элемент19, вторые дискриминатор 20 и измерительный элемент 21, третьт дискриминатор 22 и измерительный элсмсцт23, четвертые дискриминатор 24 и измерительный элемент 25 (в качествеизмерительных элементов 19,21,23 и25 могут быть использованы резисторы). Элементы 19 и 21 имеют входы26, элементы 23 и 25 - входы 27.Устройство содержит первый 28 и второй 29 дешифраторы, служащие соответственно для выбора основных строки столбцов накопителя 1, основнуюпрограммируемую матридду 30 с выходами 31 и 32, дополнительную программируемую матрицу 33 с выходами 34и 35. Дешифраторы 28 и 29 имеют входы36 и 37 соответственно. Устройствосодержит третий дешифратор 38 с выходами 39 и 40. Матрицы 31 и 34 иглеют вход 41. Устройство содержит че. -вертый дешифратор 42 с входом 43.Один из входов ключей 113,15 и 17 65 Уобъединены и подключены к входу 44устройства, Дешифратор Зц имеетвход 45, Устройство содержит блок46 сравнения, икеощий входы 47=55 ивыходы 56-58.программируемые логические матрицьт 30 и 33 могут выполняться на основе различной элементной базы,иметь разообразную организацию.Наприлтер, программируемая логическаяматрица (фиг. 2) состоит из схем 59записи кода адреса резервной строки(столбца), исло которых равно числурезервных строк (столбцов), а каждаясхема 59 записи копа адреса резервной строки (столбца), в свою очередь,состоит из схем 60 записи разрядовкода адреса, число которых равночислу разрядов в коде адреса основной строки (столбца) накопителя 1 иэлемента ИЛИ-НЕ 61 Кажттая схема60 запси разряда кода адреса резервной строки (столбца), в свою очередь,состоит из ключевых тразисторов 62и 63 диода 64, тразисторов 65 и бби гтлавких геремычек 67 - 68, Каждыйиз дискриминаторов 18, 20,24 и 26может быть выполен на основе двухпороговых усилителей 69 и 70 с разньтми уротзнями срабатывания (фиг. 3).Блок 46 сравнения содержит (фиг.4)элементы И 71-76, сумматоры 77 и 78по модулю два и элементы ИЛИ в7981.Устройство работа следующимосразом,Г устройстве осуцествляется оперативньй аппаратный контроль правильност работь адресных цепей во времяобраценя, а, кроме того,предусмотрен режим замены зао 1 вающих элементов матричного накопителя 1, ккоторым стаовится ввозожньтм нормале ное обоащене вслсдствце технологических дефектоь и отказов элементов и связей, возникших в процессеэксплуатации на исправые резервныестроки и столбцд запомиающих элемен.тов.Режим замены дефектных запоминающих элементов, к которым становитсяневозможным нормальное обращение наисправные резервные, может состоятьиз нескольких эта.пов,определяется типом неисправностичислом дефектных строк, столбцовзапоминающих элементов, которые требуется заменить.В процессе работы устройства производятся его контроль и диагностикас целью обнаружения и локализациивсех дефектных запоминающих элементов. Для обнаружения и локализации дефектных запоминающих элементов,возникающих в процессе эксплуатацииустройства, проводятся дополнитель"ные контроль и диагностика, проведение которых облегчается и упротцается20 25 30 35 45 50 55 60 40 наличием оперативного контроля правильности работы адресных цепей устройства во время обращения.В случае обнаружения деФектов, приводящих к неправильной работе дешифраторов, запоминающих элементов, ключей выборки, строк, столбцов, уси. лителей считывания и т.д., произвоится отключение дефектной строки столбца) и подключение исправной резервной. Порядок замены дефектных строк, столбцов одинаков при технологических дефектах и отказах зо время эксплуатации.Один из наиболее сложных случаев, когда вместе с правильно выбран. ной адресной шиной строки, столбца выбираются дополнительные адресные шины строк, столбцов. Пусть,например, в результате дополнительных контроля и диагностики определено, что при обращении по некоторому коду адреса, который в последующем будем называть кодом адреса дефектной строки, совместно с правильно выбираемой адресной шиной строки первой группы дополнительно выбираются: одна адресная шина строки первой группы и одна адресная шина стро ки во второй группе, Для отключения дефектных строк на входы устройства необходимо подать следующие управляющие сигналы и потенциалы; на вход 36 дешифратора 28 код адреса дефектной строки, на вход 43 дешифратора 42 код группы,. в которой требуется отключить дефектную адресную шину строки, а на входы ключей 11,.13,.15, 17 со входа 44 подается потенциал программирования По коду группы, в которой требуется отключить дефект ную строку, на соответствующем выхо-. де дешифратора 42 Формируется разрешающий потенциал, открывающий один из ключей 11, 13,15,17 и потенциал программирования через соответствующий открытый ключ поступает на входы соответствующих ключей 6-9, Если ключи 6-9, соответсзующие дефектным строкам, открыты, то через них протекает повышенный ток, который вызывает переключение коммутирующих элементов 4 данных строк, например, пережиганием плавких перемычек повышенным током. Для выборки, например, нескольких адресных шин строк нужно подать на вход 43 дешифратора 42 код первой группы адресных щин строк, а затем по окончании пере жигания,плавких перемычек в первой группе адресных шин строк, подать на вход 43 дешифратора 42 код второй группы адресных шин строк. указанная очередность подачи кодов групп адресных шин строк на вход 43 дешифратора 42 не является обязательной .И может быть изменена на обратную,По окончании пережигания плавких перемычек в первой и второй группах адресных шин строк с входа 36 дешифратора 28 снимается код адреса деФектной строки, а с входа 43 дешифра. тора 42 - код группы, в которой проводилось отключение дефектных адресных шин строк,. после чего проводятся дополнительные контроль и дагност.ка для определения правильности отклкчения дефектных адресных шин строк и определения кода адреса отключенных адресных шин строк. После проверки правильности отключения адресных шин строк и определения кода адреса о-клю ченных адресных шин строк с целью подключения вместо откл 1 оченных адресных шин строк исправных резервныхна входы устройства годаются следуощие управляющие сигналы и потенциалы; на вход 36 дешифратора 28 код адреса отключенной адресной шины строки, на вход5 первого дополн - тельного дешифратора 39 код непод ключенной резервной адресной шины строки з группе, к которой относятся отключенная адресная шина строки, на вход 41 - потенциал программирсвания и опорное напряжение. По коду неподключениой резервной адресной шины строки, подаваемому на вход 45 дешифратора 39 :а одном из его зы - ходов оормируется потенциал; разрешающий запись кода адр.са от:т 1 оченной адресной шины строки з програ 1: - мируемую логическуо матрицу 30. Р,.ьзрешающий потенциал с выхода 39 дешифратора 38 подается на схему 59 записи кода адреса соотзетс=зующей резерзнои адресной шины с:роки, з которой он открывает ключевые траи - зисторы 62 и 63 во всех схемах 60 записи ра.зрядов кода адреса, Потенциал програжтирования с соответствую щего входа 41 програм:.ируемой логической матриць, 30 через ключевые транзисторы 62 и 63 поступает на транзисторы 65 и 66 з каждой схеме 60 записи. В зависимости от значения разряда кода адреса отключенной адресной шины строки - нуль или единица, - з схеме 60 записи каждого разряда кода адреса пережигается иере . мычка 67 или 68 и тем с;амым код адреса отключенной адресной шины строки записывается в программируемую логическую матрицу 30. после окончания пережигания плавких перемычек в Программируемой логической матрице ЗО с входа дешифратора 39 снимается код неподключенной резервной адресной шины строки, а е входа дешифратора 28 - код адреса отключенной адресной шины строки, после чего таким же образом осуществляется запись з программируемую логическую матрицу 30 кода адреса следующей отключеннойадресной шины строки и т.д. до техпор, пока коды адреса всех отключенных адресных шин строк не будут запи.саны в программируемую логическуюматрицу 30. При последующей работев случае обрацения по коду адресаотключенной адресной шины строкив схеме 59 записи, в которую записанданный код адреса, по опорному напряжению на выходах составлякщихсхем 60 записи формируются нулевыеуровни, поступающие на входы элемента ИЛИ-НЕ 61, и на его выходе Формиоуется разрешающий потенциал, открываюций ключ выборки соответствующейрезервной адресной строки, котораяи выбирается вместо отключенной адрес. - .ной шины строки. При необходимостизамещения дефектной резервной адресной шины столбца ее отключение и замена на исправную адресную шину стро Оки производится вышеописанным способом. Рассмотрим как осуществляетсяконтроль правильности работы адресных цепей устройства при отсутствииобращения, правильной работе устройства, наличии дефектов, сбоев,приводящих к неправильной работе.При описании работы логических ЗОэлементов устройства положительнь-,йуровень потенциала соответствуетлоГической единице, а нулевой - логическому нулю; при правильной работе устройства подача на входы дешифраторов 28 и 29 комбинации кодаадреса приводит к тому, что на одиниз вторых входов ключей 6-9 подаетсяединичный положительный разрешающийпотенциал, а вторые входы остальныхключей 6-9 имеют нулевой уровень,чем разрешается выборка определеннойадресной шины строки (столбца)накопителя 1; потенциал выборки адресныхшин строк подается на первые входывсех ключей, б и 7 с входа 26; при45подаче на вход 36 дешифратора 28кодовой комбинации с нечетным числомединиц выбирается одна из адресныхшин строк первой группы, а счетнымчислом единиц - одна из адресных шинстрок второй группы.При подаче на вход 37 дешифратора29 кодовой комбинации с нечетнымчислом единиц выбирается одна из адресных шин столбцов первой группы, 55а с четным числом единиц -одна изадресных шин столбцов второй группы;при подаче на входы дешифраторов 29комбинации кода адреса, содержацегонечетное число единиц, на входе 47 60блока 46 Формируется единичный уровень потенциала, а при четном - нулевой уровень,Сигналы на выходах дискриминаторов18,20,22,24 рассмотрим на примере 65 дискриминатора 18, которь 1 й может быть выполнен, как показано на Фиг. 3.При отсутствии обращения все ключи 5 закрыты и все напряжение выборки строк с входа 26 через измерительный элемент 19 будет приложено к входу дискриминатора 18. Пороги срабатывания гороговых усилителей 69 и 70 выбраны так, что ни один из них не срабатывает и на его выходах 48 и 49 формируется потенциал, соответствую щий логическому нулю.При открывании одного из ключей б от источника напряжения выборки (не показан) через измерительный элемент 9 потечет ток. При этом за счет падения напряжения на измерительном элементе 19 на вход дискриминатора 18 поступает напряжение, срабатывает первый пороговый усилитель 69 и на выходе 48 дискриминатора 18 появляется единичный уровень положительного потенциала. Второй пороговый усилитель 70 при этом на-, пряжении не срабатывает и на выходе 49 Формируется уровень логического нуля.При открывании более одного ключа 6(неправильная работа устройства вследствие отказов, сбоев) от источника напряжения выборки с входа 26 через измерительный элемент 19 будет течь больший ток, при этом на вход дискриминатора 18 будет приложено меньшее напряжение, чем в описанном выше случае, По этому напряжению происходит срабатывание пороговых усилителей 69 и 70 и на выходах 48 и 49 дискриминатора 18 формируются уровни логической единицы.Сигналы на выходах остальных дискримина"оров Формируются аналогично. На. основе указанных особенностей Формирования сигналов дискриминаторами 18,202,24 на выходе 58 блока 46 сравнения формируется потен циал ошибки адресации, равный единичному уровню при неправильной работе и нулю в противном случае.С помощью элементов И 72 и 76 блока 46 Формируется сигнал о неправильной адресации, заключающийся в выборке более одной адресной шины строки в первой, второй группах адресных шин строк. Выходы элементов И 72 и 76 объединяются элементом ИЛИ в80 и сигнал ошибки адресации Формируется при выборке более одной адресной шины строки в любой группе или в обоих группах адресных шин строк.С помощью элементов И 71 и 75 блока 46 сравнения Формируется сигнал о неправильной адресации, заключающейся в выборке более одной адресной шины столбца в первой, вто рой группах адресных аин строк, Поскольку выходь: элементов И 71 и 75 обьединены элементом ИЛИ-НЕ 80, сигнал ошибки адресации Формируется при выборке более одной адресной )51 тны столбца в л 7 обой группе или обоих группах адресных шин столбцовС помощью элемента ИЛИ-НЕ 79 формируется сигнал о неправильной адресации, за 15 ло 1 аю ей ся в невыборке хотя бы одной адресной шины стро ки в обоих группах адресных шин строк.С помо 1 цью элемента ИЛИ-НЕ 81 77)ормируется сигнал о неправильной адресации, заключающейся в невыборке хотя бы одной адресной шины столбца в обоих группах адрсс 17 ь 1 х шин столб- ПОВ, а с помощью элемента И 73 фОр:.ируется сигнал О 1;епр)ьч 7 льной адреса5117 за 1(тю 1 а 1017 ей ся в вы)борке хотя бы Овне)Й адГС 11 Г)1 шины строки в первой и второй труппах.С помо:ць)в элемента И 74 77)ормируется сигнал о 71 е 17 рав 11 ль 1)ой адреса ИИ ЗаКЛЮЧаЮ 177 ЕЙСЯ В ВЬ)борКЕ ХОТЯ бы Одной адресно 7 117 и 57 ы столбца в первой и второй г 1)уппах, а с помощью сумматора 77 .ормируется контрольный код слова, к которому ф)актически прои зонло Обра 7)1 е 1 ие, равный сумме пО модулю два всех разрядов кода адреса, подаваемого на входы дешифраторов 28 и 29, Контрольн 1 сй код слова, к которому фактически произошло обращение, сравнивается затем с контрольным кодом слова, к которому трои з водится обрв 17 це 11 И е ( пала Ва ЕмЫМ на вход 47 блока 46), и в случаенесовпадения на выходе сумматора 78Формируется сигнал о неправильной адресации, заключаюшейся в выборке 5вместо адресной шины строки столбцаРв одной группе, адресной шины строки,столбца в другой группе.Сигнал о неправильной выборкеадресных шин строк, столбцов выдается 1 Опри любой возможной комбинации указанной выше неправильной выборки адресных шин строк, столбцов в группахс выхода элемента ИЛИ-НЕ 80. Предлагаемое устройство позволяет 15 осуществить замену дефектных строк,столбцов на исправные резервные впроцессе производства и эксплуата -ции устройства без снижения быстродействия устройства, что позволяет 70 при сохранении основных техническиххарактеристик значительно повыситьвыход годных изделий, производитьоперативный контроль исправности иправильности работь 1 адресных цепей, 75 что значительно повышает надежностьработы устройства, кроме того, позволяет 7)Ормировать сигнал об обращении к деГ)ектным строкам, столбцам,который может быть использован дляуправления внешним устройством,осуществляющим подключение вместодефектных строк, столбцов исправны):из внешнего резерва в случае, еслирезервных строк, столбцов устройстваоказалось недостаточно для устране"7 ия всех дефектов устройства.1070 б 09Составитель В.Рудаков Редактор М.Ткач Техред Т,Фанта Корректор С,Шекмар Заказ 11690/49 Тираж 575 Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, У, Раушская наб д,4/5 Филиал ППП Патент, г. Ужгород, ул. Проектная, 4