Запоминающее устройство с обходом дефектных элементов памяти

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 119) (11) 87046 11 С 29 00 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ОБХОДОМ ДЕФЕКТНЫХ ЭЛЕМЕНТОВ ПАМЯТИ(57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ), Цель изобретения - повышение надежности устройства. ИзобретеОПИСАНИЕ ИЭ ние позволяет использовать ЗУ с дефектными элементами памяти, которые могут быть распределены во всех разрядах слов ячеек памяти блока памяти, при этом схема соединений не зависит от локализации дефектов, Устройство содержит блок памяти с избыточным количеством разрядов, три блока памяти, в которых хранятся коды адресов ячеек памяти и элементов памяти с дефектами, группы элементов И, элементов ИЛИ и преобразователи двоичного кода в код Джонсона, управляющие коммутацией разрядов блока памяти с избыточным количеством разрядов и регистра числа. Устройство также содержит регистр адреса и дешифратор адреса. 1 ил. 1 табл.1387046 Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.Цель изобретения - повышение надежности устройства.На чертеже изображена структурная схема запоминающего устройства с обходом дефектных элементов памяти.Устройство содержит регистр 1 адреса, дешифратор 2 адреса, первый блок 3 памяти, имеющий (и+к) -разрядный накопитель (где п - число разрядов хранимых слов; к - максимально допустимое число дефектных элементов памяти в каждой ячейке памяти), второй блок 4 памяти, выполненный, например, в виде блока постоянной памяти и предназначенный для хранения адресов ячеек памяти, имеющих дефектные элементы памяти (разряды), второй блок Г Г) 2 2 2 2 3 7 6 5 4 3 2 О О 0 О О О О 0 О О 0 0 0 0 О О О 0 0 0 1 О 0 О 0 О 0 О 0 0 1 О О, О 1 1 О 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 Устройство работает следующим образом.Запись числа из регистрав блок 3. На входы регистра 1 адреса и блока 4 подается код адреса, по которому следует записать в блок 3 число из регистра 7. При этом в коде адреса в блоках 5 и 6 записаны коды, определяющие, какие из разрядов (элементы памяти) блока 3 являются дефектными, т.е. в какие разряды блока 3 информация из регистра 7 не должна записываться, Коды исключаемых из коммутации разрядов с выходов блоков 5 и 6 поступают на входы преобразователей 12 и 13, с выходов О О 0 О О О О 1 О О 1 О О О 1 1 0 1 О О 0 1 О 1 0 1 1 0 0 1 1 1 1 0 О О памяти, выполненный, например, в виде первого 5 и второго 6 блоков постояннойпамяти, причем в блоке 5 хранятся номера разрядов с первым дефектом, в блоке6 - с вторым дефектом (для случая,когда К=2). Устройство также содержити-разрядный регистр 7 числа, первую группу8 элементов И 8 - 8 г 4 (для случая, когдаи= 8), первую группу 9 элементов ИЛИ1 О9 - 9 в, группу 10 элементов И 10 - 104,вторую группу 11 элементов ИЛИ 11 - 11 ьпервый 12 и второй 13 преобразователидвоичного кода в код Джонсона,Устройство имеет адресные входы 14.вход 15 записи-чтения, вход 16 обращения,15 информационные входы 17 и выходы 18.Преобразователи 12 и 13 реализуют преобразование двоичного кода в код Джонсона согласно таблице. которых сигналы поступают на входы элементов И второй группы 10, Так, если в выбранной ячейке памяти дефектными являются 9-й и 10-й разряды, либо эта ячейка не имеет дефектных разрядов, на прямых выходах преобразователей 12 и 13 устанавливаются коды 00000000, 00000000. При этом разрешается прохождение кода числа с выходов регистра 7 числа через элеу менты И 10 ь 104, 0, 10 пь 10 пь 10 пь 10 в,1 Ог соответственно в 1 - 8-е разряды блока 3.Если в выбранной ячейке один дефектный 1-й разряд, то на прямых выходахпреобразователей 12 и 3 коды 11111111, 00000000 разрешают прохождение кода числа через элементы И 10 г. 10 з, 1 Ов, 1 О, 10)4, 107, 10 гд, 10 гз во 2 - 9-е разряды блока 3,Если в выбранной ячейке дефектными являются 1-й и 2-й разряды, то на прямых выходах преобразователей 12 и 13 коды 11111111, 11 11111 разрешают прохождение кода через элементы И 10 з, 106, 1 Од, 19 г, 1015 10 нь 10 г, 10 г 4 в 10 е разряды блока 3.Таким образом, информация из регистра 7 числа записывается только в исправные элементы памяти ячейки памяти блока 3 при любой локализации по разрядам,Считывание числа из блока 3 в регистр числа 7, Считываемое слово ранее записывается по соответствующему адресу в 8 годных (из общего числа 100) разрядах блока 3. При подаче на входы регистра 1 и блока 4 кода адреса на выходах преобразователей 12 и 13 появляются коды, поступающие на соответствующие входы элементов И первой группы 8, реализующие прохождение кода слова из годных разрядов 10 15 20 ячейки памяти в разряды регистра 7.Например, если в выбранной ячейке дефектными являются 9-й и 10-й разряды, либо 25 эта ячейка не имеет дефектных разрядов, на прямых выходах преобразователей 12 и 13 устанавливаются коды 00000000, 00000000. В этом случае разрешается прохождение кода числа с выходов 1 - 8-х разрядов блока 3 через элементы И 8 ь 84, 87, 8 с, 8 з, 86, 8 в 8 гг соответственно в 1 - 8-е 30 35 40 45 Формула изобретения Запоминающее устройство с обходом дефектных элементов памяти, содержащее первый, второй и третий блоки памяти, регистр адреса, дешифратор адреса, регистр числа, первую группу элементов И и первую группу элементов ИЛИ, причем входы регистра адреса и адресные входы второго блока 50 разряды регистра 7 числа.Если в выбранной ячейке один дефектный 1-й разряд, то на прямых выходах преобразователей 12 и 13 коды 11111111, 00000000 разрешают прохождение числа с выходов 2 - 9-х разрядов блока 3 через элементы И 8 г, 8 з, 8 з, 8 , 84, 87, 8 гд, 8 гз соответственно в 1 - 8-е разряды регистра 7 числа.Если в выбранной ячейке 1-й и 2-й разряды дефектные, то на прямых выходах преобразователей 12 и 13 коды 11111111, 11111111 разрешают прохождение и запись кода числа из 3 - 10-х разрядов блока 3 через элементы И 8 з, 86, 8 д, 8 г, 8 з, 8 нь 8 г, 8 г 4 соответственно в 1 - 8-е разряды регистра 7 числа. памяти соединены поразрядно и являются адресными входами устройства, адресные входы третьего блока памяти соединены с выходами второго блока памяти, выходы регистра адреса подключены к входам дешифратора адреса, выходы которого соедивены с адресными входами первого блока памяти, вход чтения-записи и вход выборки первого блока памяти являются соответственно входом чтения-записи и входом обращения устройства, выходы элементов И первой группы подключены к входам соответствующих элементов ИЛИ первой группы, выходы которых соединены с входами соответствующих разрядов регистра числа, входы и выходы разрядов регистра числа являются соответственно информационными входами и выходами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены вторая группа элементов И, вторая группа элементов ИЛИ и К преобразователей двоичного кода в код Джонсона (где К - максимальное число дефектных элементов памяти в ячейке памяти), причем первые входы + (к+1) ( - 1)-х элементов И первой группы соединены соответственно с выходами (1+ - 1) -го разряда первого блока памяти (где 1 Як+1), 1и, и - количество разрядов регистра числа), вторые входы 1+ (к+1) ( - 1)-х элементов И первой группы (где (1(к) соединены соответственно с 1-ми инверсными выходами соответствующих преобразователей двоичного кода в код Джонсона, прямые выходы 1-х преобразователей двоичного кода в код Джонсона соединены соответственно с третьими входами +1+ +(к+1) ( - 1)-х элементов И первой группы, выход-го разряда регистра числа соединен с первыми входами +(к+1) ( - 1)-х элементов И второй группы, вторые входы1+ (к+1) ( -)-х элементов И второй группы соединены соответственно с 1-ми инверсными выходами соответствующих-х преобразователей двоичного кода в код Джонсона, прямые 1-е выходы Г-х преобразователей двоичного кода в код Джонсона соединены соответственно с третьими входами г+1+ (к+1) ( - 1)-х элементов И второй группы, входы разрядов первого блока памяти, кроме первого и последнего, соединены с выходами соответствующих элементов ИЛИ второй группы, вход первого и вход (и+к)-го разрядов первого блока памяти соединены соответственно с выходом первого и выходом п(к+ 1)-х элементов И второй группы, входы элементов ИЛИ второй группы подключены к выходам соответствующих элементов И второй группы.У 78 Составитель В. РудиковРедактор Н. Тупица Техред И. Верес Корректор М. ДемчикЗа каз 1225/50 Тираж 590 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д. 475Производственно. полиграфическое предприятие, г. Ужгород, ул. Проектная, 4