Ассоциативный процессорный модуль

,ЯО 1015390 СОЮЭ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 06 Р 15/00 ЫЙ НОМИТЕТ СССРРЕТЕНИЙ И ОТНРЦТИЙ ГОСУД АРС ПО ДЕЛА НИ ИЗОБ АНИЕОРСКОМУ С 16А. Никитиннический инстимола Формиом(21) 328175818-24 рого блока элементов И. соединен с вх 6- (Я 2) 29.04.81, дами опроса процессорных блоков, о т - (46). 30,04,83, Бкюь Ж, л и ч а ю ш и й с я тем, что, с целью (72) Б. В. Винников и Г. сокращения обьема оборудования и повы- . (71) Челябинский нолитех щения быстродействия, он содержит тут им. Ленинского комсо . рователь кода инверсной записи н к (63) .681.,327. (088,8)мутатор. записи, выход которого цодюпо- (86) 1. Авторскоесвидетельство СССР чен к.вкодам записи процессорных бло- % 700863, киС. 06 Р 7/ОО, 1978;, ков, первый и второй управляющие вхо 2. Однородные микроэлекцюнныеес ды коммутатора записи соединены сосоциетивные процессоры. Под. ред. ответственно с входом прямой записи ; И, В. Прангищвили. М., фСов. радио", и входом инверсной зюиси. модуля, пер, с 0-19 (прототип), .вый и второй инФормационные входы ком- (84) (57) 1, АССОЦИАТИВЯЫИ ПРО мутатора записи подключены к выходам ЦЕССОРНЫЙ МОДУЛЬ, содержащий про- соответственно первого блока элементов цессорные " блоки, два блока элементов И и Формирователя кода инверсной запи- а Иъ регистр опроса и регистр маски, мод си, первый и второй входы которого сое которого соединен с: входом маски мо- .,динены с выходами соответственно регис дуля, и выход подииочен к первым ващем., ра опроса н регистра маски,при атом первого и. второго элементов И, вторив входы чтения, прямой и инверсной записи входы которых соединены с . выходом процессорных биоков подключены соответ . регистра опроса, вход которого подклю- ственно к входу чтения, входу прямой с чен к входу опроса модупя, а выход вто- записи и входу инверсной. записи модуля,10152. Модуль по и. 1, о т л и ч а ю, ш и й с я тем, что каждый процессор. ный блок содержит две группы элементов ассоциативной памяти, сумматор, триггер переноса, три элемента И и элемент ИДИ, выход которого соединен с входами разрещения записи эдемвнтов ассоциативной памяти первой и второй групп, входы разрешения чтения которых подключены к. выходу перВого элемента И, входы опроса и записи элементов ассоциативной памяти первой и второй групп соединены с соотввтствукаФми входами опроса и записи бшока, выходы элементов ассоцйативиой намял первая: и второй групп подключены к первому и второму входам сумматора, третий 390вход которого соединен с выходом триггера переноса, прямой и инверсный:выходы переноса сумматора подключены к/входам установки и сброса триггера переноса, выход прямой суммы сумматора соединен с первыми входами первого и второго элементов И, а выход инверсной суммы сумматора подключен к первому входу третьего. элемента И, вторые щсоды первого и третьего элементов И сое-.динены соответственно с входом чтения,.вкодом прямой записи и вкодом инверсной записи блока, при этом первый и второй. входы элемента ИЛИ подключены к выходам соответственно второго и третьего элемэн тов И.1Изобретение относится к вычислитель- ной технике и.может быть использовано при построении параллельных процессоров и однородных выяислительных систем, предназначенных для групповой обработки инФормации ассоциативным способом,Известен ассоциативный процессорный, модуль, содержащий процессорные бдоки, состоящие из двух групп элементов ассоциативной памяти с возможностью за писи прямого и инверсного ода 1 .Наиболее близким к предлагаемому по технической сущности является ассоциативный процессорный модуль, представ ляющий собой совокупность процессорных 15 блоков построенных на одноразрядных элементах ассоциативной памяти. При атом инФормационные входы ойроса и записи элементов одноименных разрядов обьвдинены общимн щинами опроса и записи, 20 подкдюченныыи к асодному устройству, состоящему, например, из регистров опроса и маски формирователя кодов опроса и записи 2.Недостатком известного модуля яв ляется его низкое быстродействие при выполнении арифметических н логических операций. Так, операция арифметического сложения двух векторов с записью результата и зону одного из операндов . З 0 требует ив. менее семи микрокомаяц, фОпрос-запйсь" на один разрядный сдайс. Другим недостатком известного модуля является наличие значительных аппаратур 2ных затрат; связанных с введением в каждый: элемент процессорных блоков, формырователя инверсного кода записи.Бвдь изобретения - сокращение аппа-ратурнык затрат на реализацию ассоциатиь- ного процессорного модуля высокого быстродействия при выполнении арифметических операций, т,е. сокращение объема оборудования, и повьппенив быстродействия,Указанная цеаь достигается твм, что ассоцнатйвный процессорный модуль, содержащий процессорные блоки, два.блока элементов И, регистр опроса и регистр маски, вход которого соединен с входом маски модуля,. а выход подключен к пер-вым входам первого и второго блоковэлементов И, вторыв входы которва,ооэдинени с выходом регистра опроса, Вход которого подключен к входу опроса модуля, а выход второго блока элементов И соединан с входами опроса процессорныхблоков, введены Формирователь кода инверсной записи и,коммутатор записивыход которого цодюпочен к входам записи процессорных блоков, первый и второй управляющие моды коммутатора записи соединены соответственно с входом прямой записи н входом инверсной записимодуля,. первый н второй информационные моды коммутатора записи подключены к выходам соответственно первогоблока элементов И и формирователя кода инверсной записи, первый и второй входы которого соединены с выходами1015390соответственно регистра опроса и регист-торому подключены первые входы элеменра маскипри этом входы чтения, прямой и тов И 6 и 7. Выходы переноса суммаинверсной. записи процессорных блоков тора 5 соедийены с входами триггера 8подключены соответственно к входу чге- переноса, выход которого подключен к ння, входупрямой записи и входу инверс-, . одному из входов сумматора 5. Другие ной записи модуля. два щодц сумматора 5 соединены с ши. Каждый процессорный блок содержит. нами 9 и 10 совпадения, обьединякипимидве группы элементов.ассоциативной па- выходы элементов 2 .соответственно пермати, сумматор,:триггер переноса, три . вой и второй группы 11 и 12 с входомэлемента И и элемент ИЛИ, выход кото1.3 чтения, Модуль содержит цервьй блок .рого соединен"с асойвми разрешения14 элементов И и.формирователь 15 инзаписи: элементовассоциативной памятиверсного кода записи, входы которыхПервой и.втврогрЪпп, входы разрешения соединены с вьюсодом регистра 16 опрочтения которых подвпочеяй к выходу са и регистра 17 маски, входы 18 и 19первого элементаИвходы Опроса и эюи прямой и инверсной записи модул подклю аи эиементю ассоциативной памяти пер- .чэяы к вторым входам элеменгов И 6 ивой и второй групп соединены с соотввт, второй блок 20 элементов И, первыйствующими входами опроса и записи блока, и второй. входы которого соединены с вывыходы элементов. ассоциативной памяти содами соответственно регистров 16. ипервой.и второй групп подключены к перь 1.7, в выход. через шину 3 подключен . вому й второму входам сумматора, третий к входам опроса элементов 2. Входы вход которого соединен с выходом триг регистров .16 и 17 соединены с входаТера переноса, прямой и инверсный. вжо- ми опроса и маски модуля,.Каждый блок 1 ды переноса сумматора подюпочееа к содержит также элеменг И 21, первыйвходам установки и сброса триггера. З вход которого соединен с вьщодом пряпереноса, выход прямой суммы суммвто мой сУммы сумматора 5, а выход через ра соединен с первыми входами нераого. Вину 22 разрешени чгеща подключен к и Втойго элементов И, а выход инверсной входам Разрешения чтения элементов 2, суммы сумматора подюпочэн к первому Второй. вход элемента И 21 соединен свсоду третьего элемента И, вторые жо- входом 13 чтениямоауля,Информационныеды.первого, второго. итретьего элементов. ВцМы коммутатора 23 записи соединенЫИ соединены соответственно с входомс выходами блока 14 и Формирователячтения, акодом прямой запжи и входом 3.5, а выход коммутатора через шину 4 :инверсной записи блока, при эгом пэрвмй подключи к модам записи элементов 2. и второй щоды элемента ИЛИ подключ При этом упрввлякаае входы коммутаториы к вьаодвм соотмествэино второго фф ра 23 подзлючены к входам 18 и 1,9 .: и гречихе.о элементов И.; модуля. Выходы элементов 6 и 7 квждоНа.фиг. 1:приведена структурная схе-. го блока 1 соединены с входами элеменма ассоциативного щюцессорного модуля; гв ИЛИ 24, выход которого через шину на фи. 2 -. ФУ 3 вциональная схема элэмэн Разрешения записи подключен к вхотв а:сопиативной памяти известного мо-. дам разрешения записи элементов 2.Дуац ив фиг. 3 - элемент ассоциации . Для оценки сокращения объема вппарв-нойо процессорного модуля, нв фиг. 4 - туриых затрат приведены функциональныепервый блок элемеитов И в известном . ахеьяа одного разряда блоков, огличвкшисмодуле 3 на фиг. 5 - коммутатор записи ея по выполнению в предлагаемом вссоцю.совместно с первым бпоком элементов фф тивном процессорном модуле и прототи- . И и формирователем кода аверсн 6 й запь- пэ (фиг. 2-5), с,;"си. Элемент 2 ассоциативной памяти про. Аасошювтивный процессорный модульгогиа (фиг,2) вюпочвег в себя, схему(Фиг 1) представляет собой совокупность Формирования кода записи нв элементах процессорных блокоа Х, построенных на ф И 26-29 и элементах ИЛИ 30 и 31 гритодноразрядных элементщ 2 вссоаиатив-, гер 32, элемента И 33 - 36 и. элемент иой памяти, информационные жоды опроса ИЛИ-НЕ 37. Схема формирования кодаи записи юторых для одноименных раззаписи по Эправлякепим сигналам рвзрешерядов обьединены общими для вющ био-:. иия прямой зюиси (РЗПр) и разрешенияков 1 шинами 3 опроса и шинами 4 зв- М инверсной записи (РЗИн) производитвиси. При этом каждый блок 1 содерасит запись в триггер 32 прямого или ипвер-.одноразрядный комбинационный сумматор оного информационного ода записи Р.и5 с парафазным выходом суммь, к ко-и нэ изменяет своего значения при5 10153 подаче кода маски (Х 1=0 и Х 2 0), Элемент 2,ассоциативной памяти предлагаемого модуля (фиг. 3) отличается ог элемента 2 прототипа отсутствием схемы, формирующей по сигналу РЗИн инверсный кодзаписи (элементы 28 - 31 на фиг. 2), непосредственно в свмом элементе 2, Эта схема заменяется общим формирователем прямого и инверсного кода записи для всего одноразрядного слайса ассоциатив- тй ного процессорного модуля.В прототипе код записи ( Х. и Х ), подаваемый на входы записи каждого элемента 2, формируется блоком 14 (фиг. 4), содержащим элементы И 38 1 и 39, иэ парафазного информационного кода (2: и 2 ) и кода маски (М), Код записи (Х. и Х ) в предлагаемом модуле формируется формирователем прямого и инверсного кода записи и коммутатором 20 23 (фиг. 5), содержащими элементы И 38-43 и элементы ИЛИ 44 и 45, изларафазного информационното кода ( 2 н 2 ) и кода маски (М). Причем на выходе коммутатора 23 формируется либо пря- М мой код записи (Х = 2, Х 2 при1М=1) по управлятошему сигйалу прямой записи (Зпр), либо инверсный код записи ( Х Е, Х 2= Е при,М) ло управляющему сигйалу инверсной записи 30 (Зинв), либо код маскирования записи (Х 1=Х= М при М = О) независимоот подачи управляющего сигнала, Сформиро . ванный код записи (х 1 и х) подается на входы записи элементов 2 и запись производится по объединенному сигналу разрешения записи, который поступает с выхода элемента 24 (фиг. 1), объединяющего сигналы разрешения прямой и инверсной записи в блоке 1 . Эти сигналы разрешения записи формируются по управлятстцим сигналам: Зпр в случае наличия единичного значения на выходе сумматора 5 либоЗинв в случае наличия нулевого значения на выходе сумма-тора,5.Ассоциативный процессорный модуль работает следутащим образом.При выполнении ассоциативных операций (сравнение, выборка по содержанию) он функционирует аналогично прототипу. При выполнении операции арифметического сложения операнды размещаются соответ-, . ственно в первой и второй груштах 11 н 12 элементов 2 каждого блока 1. Ариф. мегйческое сложение выполняется как ц, в прототипе последовательно по разрядам одновременно во всех блоках 1 (парайлельно по словам). Сложение одноимен 90 бных разрядов операндов начинаегся с подачи на шины 3 всех разрядов единичных информационных сигналов (осгальные разряды замаскированы). При этом на прямых выходах сумматоров 5 блоков 1 формируются сигналы суммы значений опрашиваемых разрядов и записанного в триггере 8 значения переноса, Если в регистре 16 в разряде результата установить единичный код записи, то при подаче сигнала прямой записи на вход 18 код записи через блок .14 и коммутатор 23 поступит на шины 4, а управляющий сигнал прямой записи через элементы 6 и 24 по шине 25,поступит на входы разрешения записи элементов 2 тех блоков 1, в которых результат суммирования оказался единичным, обеспечивая тем самым занесение прямого кода записи в соответствующий разряд результата. Сигнал. йнверсной записи микрокоманды "Опрос-запись" через формирователи 15 и коммутатор 23 обеспечивает подачу на шины 4 инверсного кода записи, Управляющий сигнал инверсной записи через элемент 7, соединенный с инверсным выходом суммы сумматора 5, и элемент 24 по шине 25 поступит на входы разрешения записи элементов 2 только тех блоков 1, гдв результат арифметического суммирования оказался нулевым, обеотечивая твм самым занесение в соответст, вуюший разряд результата инверсного кода записи.Таким образом, результат одноразрядного арифметического сложения для всех операндов формируется одновременно эа одну микрокоманду "Опрос-запись" с записью в дюбую зону, что обеспечивает результативность каждой микрокоманды для любых операндов при уменьшенных по сравнению с прототипом аппаратурных затрат. Сохранение анпаратурных затрат на реализацию ассоциативного процессор ного модуля (фиг. 1) по сравнению с цро- тотипом) определяется упрощением элемента 2 за счет введения общего формирователя 15 инверсного кода записи, коммутатора 23 зюиси и объединения шнн разрешения прямой и инверсной записи каждого блока 1 в единую шину разрешения записи с помощью элемента 24.Сокращение аппаратурных затрат в предлатавмом ассоциативном процессорном модуле по сравнению с прототипом зависих от количества блоков 1 в модуле, Очевндтто, что чем больше число блоков 1. в модуле, тем больше выигрыш в аппаратурных затратах. Найример, для реа7 101500 8 лизации схем одного разряда предлагае-, выигрьил в обрудовании для однорвзрядмого модуля, отличных от прототипа ного слайса составляет д С Сс,- С = (2,15,23,24,25 на фиг. 1) в процессор-= ЗМ.Если учесть раернцность ассоном модуле, содержащем М блоков 1, . циативного решавшего поля И, то цо 1 требуется С = 8 + 8 И + И логичес лучаем сокращение аппаратурных затрат, ких элементов вместо С 2 + 12 Й:лс- пропорциональное числу . (ЗЙ - 6 гияеских элементов для прототипа. Тогда логических элементов, мтР 2 Р ОЮФ ХО РЗ ода 4 Х 2 5 ХЗг,1015390 ощЮ Я оиИ 7 М огреб Й от 7 М отруб Р ото Составитель Г. ехред С, Мигуно едакгор Ю. Ковач Тираж 706 ВНИИПИ Государс по делам иэо 113035, Москва/5 илиал ППП Патент", г. Ужгород, ул. Проекгная, 4 оиру 18 Зор ори(б К адиев Корректор, С. Шекмар Подписноевенного комитета СССРегений и открьггийЖ, Раушская наб., д,