Цифровой функциональный преобразователь

(72) Автор взобветеяя А.Л. Рейхенбер 71 заявите 4) ЦЩГОВОй фУНКЦИОК ПРЕ 0 РАЗОВАТЕ Изобретение относится к цифровойвычислительной технике и может бытьиспользовано для аппаратной реали"зации операции вычисления квадратныхкорней из аргумента и его куба вразличных устройствах и системахавтоматики, телемеханики и телеиэмерения и контроля, автоматическогоуправления и т.д.Известно цифровое устройство длявычисления квадратного корня, содержащее -сумматоры, регистры 1.9 днако устройство не предназначено для одновременного вычисленияквадратного корня также иэ куба аргумента,Наиболее близким по техническойсущности к предлагаемому являетсяустройство для вычисления элементарных функций, содержащее четыре одноразрядных сумматора-вычитателя.,четыре регистра (четвертый регистрявляется блоком сдвига), блок памяти,блок анализа знака и блок управления, первые выходы первого, второгои третьего регистров соединены соответственно с первыми входами первого, второго и четвертого сумматоров-еычитателей, выходы которых сое ф динены соответственно с первымивходами этих регистров, второй вы"ход первого регистра соединен спервым входом блока анализа,на второй вход которого подсоединен вто Е рой выход третьего регистра, второйвыход второго регистра соединенс входом четвертого сдвигавщегорегистра, лервый выход блока памятисоединен с вторыми входами первого 1 ф, и второго сумматоров-вычитателей,второй выход блока памяти соединенс первым входом третьего .сумматора-вцчитателя, на второй вход кото"рого подсоединен выход четвертого фв сдвигающего регистра,на управлявциевходы первого, второго и третьегосумматоров-вычитателей подсоединенпервый выход блока анализа, второй11522 4ка сдвига, выход которого соединенс первым входом шестого сумматоравычитателя, второй вход которогоподключен к третьему выходу блокапамяти, второй выход первого блокасдвига соединен с первым входом седь"мого сумматора-вычитателя, второйвход крторого соединен с выходом шестогосумматора-вычитателя, выход 1 О седьмого сумма гора-вычитателя соединен со.вторым входом третьего сумматора-вычитателя, первый выход блокапамяти соединен с первым входом восьмого сумматора-вычитателя, первыйвыход первого блока сдвига соединенсо вторым входом восьмого сумматоравычитателя, выход которого соединен е- со вторым входом пятого сумматора-вычитателя, первый выход дешифраторануля соединен с входами управленияседьмого и восьмого сумматоров"вычитателей, а второй.- с входом останова блока синхронизации, первый ивторой тактовые выходы которого сое- Ь динены с управляющими входами четвертого регистра и второго блока сдвигасоответственно.На чертеже представлена блок-схема преобразователя.зв Преобразователь содержит сумматоры-вычитатели 1-8,регистры 9-12,блоки 13 и 14 сдвига, блок 15 памяти,деаиФратор 16 нуля, блок Ц синхронизации, вход 18 аргумента, вход 19запуска, выходы 20 и 21. 3 9 выход которого соединен с управляющим входом четвертого сумматора-вычитателя, выход третьего сумматоравычитателя соединен с вторым входом четвертого сумматора-вычитателя, выходы блока управления соединены соответственно с управляющими входа" ми всех регистров и входом блока памяти 12.Устройство предназначено для вычисления либо квадрата аргумента М, . либо для вычисления квадратного корня из аргумента М.Недостатком этого устройства является его ограниченные Функциональные возможности, поскольку оно не предназначено для вычисления квадрат ного корня из аргумента в третьей ст пени.Цель изобретения - расширение класса решаемых задач за счет возможноти вычисления как Функции у = х , так и Функции у = .хПоставленная цель достигается тем, что в преобразователь, содержащий три регистра, четыре сумматора-вычитателя, блок памяти, блок синхронизации, дешиФратор нуля и первый блок сдвига, причем выходы первого, второго и третьего сумматоров-вычитателей соединены соответственно с входами первого, второго и третьего регистров, выходы младшего разряда каждого из которых соединены с первыми входами соответствующих сумматоров-вычитателей,первый выход блока дамяти соединен с первым входом четвертого сумматоравычитателя, выход которого соединен со вторым входом первого сумматоравычитателя, второй выход блока памяти соединен со вторым входом второго сумматора-вычитателя, выходы разрядов первого регистра соединены с входами дешифратора нуля, первый тактовый выход блока синхронизации соединен с управляющими входами первого, второго, третьего регистров, блока памяти, первый выход первого блока сдвига соединен со вторым входом четвертого сумматора-вычитателя, дополнительно введены четыре сумматоравычитателя, второй блок сдвига и четвертый регистр, выход младшего разряда которого соединен с первым входом пятого сумматора-вычитателя, выход которого соединен с входом четвертого регистра, выход разрядов которого соединен с входом второго блоСумматоры-вычитатели 1-8 могутбыть реализованы в виде одноразрядной комбинационной схемы сложения-вычитания. Блоки сдвига 13 и 14 могутбыть реализованы в виде матричныхсдвигателей либо в виде сдвигающихрегистров и сумматора. Блок 15 памяти выполнен в виде одностороннегозапоминающего устройства, причемпо одному адресу (номеру итерации 1)записаны три слова: константа вида2 ".(первый выход), константа вида2 (второй выход) и константа вида 2-М (третий выход), а выборкаих производится одновременно каждымтактовым импульсом поразрядно. ДешиФратор 16 нуля предназначен дляопределения оператора с и сигналаостановки процесса вычисления при 55 равенстве нулю код в регистре 9,Он имеет три выхода (содержание регистра 9 больше, меньше или равнонУлю), которые через элементы И (на1522 8 7 91При выполнении условия у = 0 (т.е. при нулевом содержании в ре" гистре 9) в дешифраторе 16 нуля Формируется сигнал.останова (на втором выходе) и блок 17 прекращает выдгвать тактовые импульсы, поскольку. процесс вычисления закончен, При этом в регистре 10, (на выходе 20) содержится значение Функции -ГХ, а в регистре 11 (на выходе Я 1) содержится:значение функции т Хф Для большинства значений аргумента Х требуемое количество итераций значительно меньше и. Для получения точности меньше половины последнего разряда и только для одного значения Х требуется выполнить и+1 итерацию. Основное число итераций равно 6-10 для и=12.Достоинством предложенного преобразователя по отношению к известному является то, что он позволяет сократить числсв итераций в одном цикле вычисления для большинства значений аргументов Х, что повышает производительность вычислений.Все схемотехнические решения данного преобразователя являются стан дартными в цифровой. вычислительной технике и выпускаются промышленностью в интегральном исполнении. Данный преобразователь может быть изготовлен в виде одной ИС. Формула изобретения Цифровой Фуьациональный преобразователь, содержащий три регистра, четыре сумматора-вцчитателя, блокпамяти, блок синхронизации, дешифратор нуля и первый блок сдвига,причем выходы первого, второго и третьего сумматоров-вычитателей соединены соответственно с входами первого, второго и третьего регистров выходц младшего разряда каждого из которых соединены с первыми входами соответствующих сумматоров-вычитателей, первый выход блока памятисоединен с первым входом четвертого сумматоравычитателя, выход которого соединен со вторым входом лервого сумматоравычитателя, второй выход блока памяти соединен со вторым входом второго сумматора-вычитателя, выходы разрядовпервого регистра соединены с входамидешифратора нуля, первый тактовыйвыход блока синхронизации соединен суправляющими входами первого, второго,третьего регистров, блока памяти,первый вцход первого блока сдвигасоединен со вторым входом четвертогосумматора-вычитателя, о т л и ч а ю 1 в щ и й с я тем, что, с. целью расширения класса решаемых задач за счетвоэмоиуости вычисления как функцииуХ , так и функции у -"ЧХ, в неговведены четыре сумматора-вычитателя,1 з второй блок сдвига и четвертый ре".гистр, выход младшего разряда которого соединен с первым входом пятогосумматора-вычитателя, выход которогосоединен с входом четвертого регистра,рв выход разрядов которого соединен свходом .второго блока сдвига, выходкоторого соединен с первым входомшестого сумматора-вцчитателя, второйвход которого подключен к третьемугъ вцходу блока памяти, второй выходпервого блока сдвига соединен с первым входом седьмого сумматора-вычита"теля, второй вход которого соединенс выходом шестого сумматора"вычитазв теля, выход седьмого сумматора-вычитателя соединен со вторым входомтретьего сумматора-вычитателя,первый выход блока памяти соединен спервым входом восьмого сумматора-.вычитателя, первый выход первого блокасдвига. соединен со вторым входом восьмого сумматора-вцчитателя, выходкоторого соединен со вторым входомпятого сумматора-вцчитателя, первыйвыход дешифратора нуля соединен свходами управления седьмого и восьмого сумматоров-вычитателей, а второй выход " с входом останова блокасинхронизации, первый и второй тактовые выходы которого соединены суправляющими входами четвертого регистра и второго блока сдвига соответственно.Источники информации,принятые во внимание при экспертизь1. 1 ЕБЕ Ттапяоп Соприйегя. 1972,Ч 21, 1 г 8, р 837-8472. Авторское свидетельство СССРй 3612, кл. 6 06 Р 7/38, 1975аказ 1129/408 б.,113035 лиал ППП "Патент", г. Ужгород, ул. Проектная,1 Тираж 732 П ПИ Государственного комит о делам изобретений и отк Москва, Ж,.Раушская ниеииииттееттееттиеи т