Устройство тактовой синхронизации

Союз СоветскикСоциапнстическинРеспубики ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(53)М. Кл. Н 04. 7/О с присоединением запек дарственный квинтеСССРнаебретеннйтерытнйпублнковано 15.02.82, Бюллетень ЭВ 6 Дата опубликования описания 15.02.82 53) УДК 621,394 662 (088 8)(72) Авторы изобретения еп лотин Заявител(54) УСТРОЙСТВО ТАКТОВО Н ХРОНИЗАЦИ ав то ствие Изобретение относится к передачедискретных сообщений и может быть использовано аля обеспечения тактовой синхронизации приемной части аппаратуры,Известно устройство тактовой синхронизации, содержащее последовательно соединенные блок управления, первый упрляемый делитель и фазовый аискримина рвыходы которого поаключены к суммируюшему и вычитаюшему входам первогореверсивного счетчика, а также задающийгенератор , интегратор и последовательносоединенные первый триггер и первыйэлемент И, при этом выход задающего генератора подключен к второму входупервого управляемого делителя 11,Однако известное устройство обладаетнизкой точностью и малым быстродейм фазирования,Цель изобретения - повышение точности и быстродействия фазирования.Цель достигается тем, что в устройство тактовой синхронизации, содержащеепоследовательно соединенные блок управления, первый управляемый делитель и фазовый дискриминатор, выходы которого подключены к суммирующему н вычитающему вхоаам первого реверсивного счетчика, а также задающий генератор, интегратор и последовательно соединенные первый триггер н первый элемент И, при этом вход задающего генератора подключен к второму входу первого управляемого делителя, ввеаены последовательно соединенные второй управляемый делитель, первый элемент задержки, второй реверсивный счетчик, первый дешифратор и коммутатор, а также формирователь п реднего фронта импульса, делитель, второй элемент задержки, второй и третий дешифраторы и последовательно соединенные второй триггер и второй элемент И, к второМу входу которого, а также второму входу первого элелг.нта И, вычитаюшему и суммирующему входам второго реверсивного счетчика подключены соответствующие выходы фазового дискриминатора, авыходы первого и второго эле 3 00601ментов И подключены соответственно ксуммирующему и вычитакюцему входамблока управления, к тактовому вхоау котсрого подключен второй выход первогоуправляемого делителя, к управляющимвходам которого подключены выходывторого дешифратора, ко входам которогои входам третьего дешифратора подключены выходы интегратора, ко. входу которогоподключен выход формирователя передне Ого фронта импульса, вход которого объединен с информационным входом фазовогодискриминатора, а к сбросовому входуинтегратора через второй элемент задержки и к управляющим входам второго 5и третьего дешифраторов .непосредственноподключен выход делителя, к счетномувходу которого и счетному входу второгоуправляемого делителя подключен первыйвыход первого управляемого целителя,при этом выходы третьего дешифратораподключены ко входам установки начальных состояний второго управляемого делителя, выход которого поаключен к управляющему входу первого дешифратора, авыходы первого реверсивного счетчикаподключены к установочным входам первого и второго триггеров, к сбросовым,входам которых подключены выходы коммутатора, к вторым входам которого подключеиы вторые выходы первого реверсивного счетчике.На чертеже представлена структурнаяэлектрическая схема устройства,Устройство такговой синхронизации содержит первый и второй элементы задержки 1 и 2, первый и второй управляемыеделители 3 и 4, первый и второй реверсивные счетчики 5 и 6, первый, второйи третий дешифраторы 7 - 9, фазовый0дискриминатор 10, коммутатор 11, формирователь 1 2 переднего фронта имлульса,делитель 13, первый и второй триггеры1 4 и 1 5, интегратор 1 6, первый и второй элементы И 17 и 1 8, задающий генератор 19, блок 20 управления,45Устройство работает следующим образом,Последовательность импульсов высокой частоты поступает с выхода задающего генератора 1 9 на вход первого управляемого делителя 3, на выходе которого формируется последовательность тактовых)импульсов следуемых с частотой, близ155 кой к скорости дискретной модуляции (скорости телеграфирования) принимаемых сообщений, поступающих на информационные входы фазового дискриминатора 10 и формирователя 12 переднего фронта импульса, Фазовый дискриминатор 10 осуществляет сравнение фазы принимаемых элементов сообщения с фазой тактовых импульсов и при их несовпадении на одном из его выхоаов формируется корректирующий импульс (добавления или вычитания), поступающий на соответствующие входы (суммирующие или вычитаюшие) реверсивныхсчетчиков 5 и 6. Первый реверсивный счетчик 5, осуществляя защиту от ложной подстройки частоты при случайных искажениях принимаемых элементов сообщения, производит усреднение входных величин, Ес ь число импульсов, поступаюна один из входов (например, суммирующий) первого реверсивного счетчика 5, превышает число импульсов, поступивших на его второй вход ( вычитаюший), на величину, равную коэффициенту пересчета первого реверсивного счетчика 5, на одном из выходов его последних разрядовв данном случае выходе разряда добавления) формируется импульс, устанавливающий соответствующий триггер (в данном случае первый триггер 14) в единичное состояние. Вследствие этого импульсы добавления проходят через первый элемент И 17 на суммирующий вход блока 20 управления без усреднения. Сброс первого триггера 14 в нулевое состояние для защИты от случайных искажений принимаемых элементов сообщения производится через коммутатор 11 сигналом с выхода промежуточного разряда вычитания первого реверсивного счетчика 5, т. е.частично усредненным сигналом. Работа второго триггера 1 5 и второго элемента И 1 8 полностью аналогична работе первого триггера 14 и первого элемента И 17. При этом установка второго триг гера 1 5 в единичное состояние производится максимально усредненным импульсом с выхода последнего разряда вычитания первого реверсивного счетчика 5, а его перевод в нулевое состояние осушестгпяется через коммутатор 1 1 частюно усредненным сигналом с выхода промежуточного разряда добавления первого реверсивного счетчика 5. Для повышения быстродействия и точности фазирова ния в условиях сильных помех коэффициент частичного усреднения сбросовыхсигналов сделан переменным, т. е. коммутатор 11 осуществляет коммутацию сбросовых входов первого и второго триггеров 14 и 15 с выходами определенныхразрядов добавления и вычитания первогореверсивного счетчика 5 в зависимости90601 от того; на каком из выходов коммутатора 1 1 сформирован уровень напряжения логической единицы, Сигнал на определенном выходе первого дешифратора 7 формируе:ся в зависимости от кода числа, записанного во второй реверсивный счетчик 6, т. е. в зависимости от соотношения числа импульсов добавления и вычитания, поступивших с выхода фазового дискриминатора 10 за промежуток вре- О мени между двумя импульсами на выходе второго управляемого аелителя 4, Сброс второго реверсивного счетчика 6 осуществляется импульсом с выхода второго управляемого делителя 4, задержан ным первым элементом задержки 1 на время, приблизительно равное длительности импульса, емкость второго реверсивного счетчика 6 выбирается достаточной для того, чтобы за время между аву- уО мя сбросовыми импульсами не происходило его переполнение.Сигналы с выходов первого и второго элемента И 17 и 18 поступают на.суммирующий и вычитаюший входы блока 25 20 управления, вследствие чего изменяется количество импульсов высокой частоты, подвергаемых делению в первом управляемом делителе 3. И таким образом осуществляется подстройка фазы и час- ЗО тоты следования тактовых импульсов на выходе устройства.Иаг подстройки (дискретизации) частоты, т, е. величина смешения тактового импульса на выходе устройства от его основного положения, приходящаяся на один добавленный или исключенный импульс, подвергаемый делению в первом управляемом делителе 3, устанавливается в зависимости от того, на каком из выходов второго аешифратора 8 имеется уровень напряжения логической еаиницы.Уровень напряжения логической единицы на определенном выходе второго аешифратора 8 устанавливается в зависимости от показаний интегратора 16, на вход которого с выхода формирователя 12 переднего фронта импульса поступают импульсы, соответствующие моменту перехода группы принимаемых элементов сообщения из состояния логического нуля в состояние логической единицы. Ввод показаний интегратора 16 во второй и третий дешифраторы 8 и 9 произвоаится через промежуток времени, равный перио 55 ду следования импульсов на выходе целителя 13 и опреаелякяций число элементов, принимаемого сообщения, анализ которого характеризует среднюю частоту чередом 6 6ния единичных и нулевых посылок в принимаемом сообшении, т, е, их статичеоую характеристику, Емкость интегратора 1 6 выбирается аостаточной для того, чтобы за время между двумя сбросовыми импульсами, поступающими с выхода аелителя 13 через второй элемент задержки 2 не происходило его переполнение. Чем чаше чередуются единичные и нулевые элементы нли их группы в составе принимаемых сообщений, тем выше показания интегратора 16 и тем меньше шаг подстройки частоты первого управляемого делителя 3, устанавливаемый вторым дешифратором 8.Аналогичным образом интегратор 16 управляет третьим дешифратором 9, код сигнала на выходе которого поступает на группу установочных входов управляемого делителя 4, изменяя коэффициент его аеления, а следовательно и время, в продолжении которого вторым реверсивным счетчиком 6 определяются соотношения числа импульсов добавления и вычитания, формируемых фазовым дискриминатором 10.Таким образом аанное устройство обеспечивает повышение точности и быстродействия фазирования за счет введения автоматического изменения шага дискретизации поастройки частоты, а также введением блокировки усреднения корректирукядих импульсов добавления и автоматическим изменением коэффициента усреднения импульсов сброса блокировочных . триггеров. Формула изобретения Устройство тактовой синхронизации, содержащее последовательно соединенные блок управления, первый управляемый делитель и фазовый дискриминатор, выходы которого подключены к суммирующему и вычитаюшему входам первого реверсивного счетчика, а также задающий генератор, интегратор и последоватепьно соединенные первый триггер и первый элемент И, при этом выход задающего генератора подключен к второму входу пер. вого управляемого делителя, о т л и ч аю ш е е с я тем, что, с целью повышения точности и быстродействия фазирования в него. введены последовательно соеаиненные второй управляемый целитель, первый элемент задержки, второй реверсивный счетчик, первый дешифратор и коммутатор. а также формирователь переднего7 9060 фронта импульса, делитель, второй элемент задержки, второй и третий дешифраторы и последовательно соединенные второй триггер и второй элемент И, к второму вхоцу которого, а также второму входу первого элемента И, вычитающему и суммирунмцему входам второго реверсивного счетчика подключены сооч- ветствуюшие выходы фазового дискриминатора, а выходы первого и второго элеО ментов И подключены соответственно к суммируюшему и вычитающему вхоцам блока управпения, к тактовому входу которого подключен второй выход первого управляемого делителя, к управляюшим 1 ь входам которого подключены выходы второго цешифратора, к входам. которого и входам третьего дешифратора подключены выходы интегратора, к входу которого подключен выход формирователя перецнегощ фронта импульса, вход которого объединен с информационным вхоцом фазового дискриминатора, а к сбросовому входу интегратора через второй элемент зацержки и к управляюц 1 им входам второгои третьего дешифраторов непосредственноподключен выход целителя, к счетномувходу которого и счетному входу второго управляемого делителя поцключенпервый выход первого управпяемого целителя, прн этом выходы третьего аешифратора подключены к вхоцам установки начальных состояний второго управляемогоделителя, выхоц которого подключен куправляюшему входу первого дешифратора,а выходы первого реверсивного счетчика подключены к установочным входампервого и второго триггеров, к сбросовым входам которых подключены выходыкоммутатора, к вторым входам которогоподключены вторые выходы первого реверсивного счетчика. Источники информации,прйнятые во внимание при экспертизе 1 . Авторское свидетельство СССР250205, кл. Н 03 К 5/00, 1968