Устройство для управления переключением резерва

ОП ИСАКИИ Союз СоветскихСоциалистическихРеспублик(23) Приорите по бликовано 30.10 летень М 40 53) УДК 62-5 :681.3-19 (088.8) опубл(54) УСТРОЙСЯ. ВО УПРАВЛЕНИЯ ПЕРЕКЛЮЧЕРЕЗЕРВА 5 5 20 Изобретение относится к автомати ке и вычислительной технике и может быть использовано для автоматического включения в работу элементов резервирЪванной системы. Резервируемыми. элементами могут быть функционально законченные узлы, блоки аппаратуры, тракты, каналы связи различного назначения и т.п. В автоматизированных системах управления каналы передачи даннйх различного назначения можно считать направлениями работы каналов связи, которые в свою очередь являются резервируемы-. ми элементами системы передачи данных. Устройство может быть использовано для подключения более приоритетных абоненгов к каналам связи лучшего качества.Известно устройство для управления переключением скользящего резерва, содержащее коммутатор, соединенный с элементами контроля основных и резервных блоков через матрицу еання описания 30.10. элементов И-НЕ с числом столбцов, равным числу основных блоков и чис строк, равным числу резервных блоков. Устройство осуществляет включение в работу по данному направлению вместо отказавшего основного блока исправный резервный блок 11.Однако устройство не способно при исчерпании резерва вклнчать в работу свободные основные блоки, что приводит к снижению надежности работы резервированной системы.Наиболее близким по технической сущности к предлагаемому является устройство для управления переключением резерва, содержащее элементы управления подключением блоков, эле менты контроля блоков, коммутаторы и матрицу логических ячеек с числом строк 1, равным числу элементов управления подключением блоков и числом .столбцов 1, равным числу элемен тов контроля блоков. Каждая логичес кая ячейка матрицы содержит элементИ-НЕ, выход которого соединен с коммутатором. Выход 1 -го элемента управления подключением блоков соединен с первым входом элемента И-НЕ логической ячейки 1 -й строки первого столбца матрицы, выход 1 -го элемента контроля блоков соединен со вторым входом элемента .И-НЕ логической ячейки 4 -го столбца первой строки матрицы. Устройство может быть ис" пользовано для автоматического ре-. зервирования аппаратуры и способно при исчерпании резерва включать в работу вместо отказавшихся блоков сво" бодные основные блоки 23.Недостатком устройства является то, что оно не обеспечивает достаточную надежность резервированной системы., так как не способно различать блоки по степени их важности в обеспечении работоспособности системы и в зависимости от степени важности направлений подключать более приоритетные блоки для работы по более приоритетным направлениям. Это происходит потому, что номер включаемого в работу направления и номер подключаемого блока определяются случайными пара метрами: чувствительностью элементов И-НК, помехами в соединительных цепях и т.д. Кроме того, в устройстве матрица логических ячеек рассчитана на работу с определенным количеством блоков и направлений и не позволяет увеличить их число, так как в этом случае необходимо вводить в матрицу новые связи и применять элементы И-НК с увеличенным количеством входов.Цель изобретения - повышение надежности и расширение области применения устройства.Поставленная цель достигается тем, что в устройстве управления пере ключением резерва, содержащем элементы управления переключением бло" ков, элементы контроля блоков,коммутатор и матрицу логических ячеек с числом строк, равным числу элементов управления подключением блоков, и числом столбцов, равным числу элементов контроля блоков, причем каждая логическая ячейка матрицы содержит элемент И-НК, выход которого соединен с коммутатором, выход-го элемента управления подключением блоков соединен с первым входом элемента И-НЕ логической ячейки 1 -й строки первого столбца матрицы, выход 1 -го элемента контроля блоков соединенсо вторым входом элемента И-НЕ логической ячейки 1-го столбца первойстроки матрицы, каждая логическая ячейка матрицы содержит два элемента И,первые входы которых соединены с выходом элемента И-НЕ, второй входпервого элемента И соединен с первымвходом элемента И-НЕ, второй входкоторого соединен со вторым входом второго элемента И, выход первого элемента И (1, 1)-й логической ячейкисоединен с первым входом элементаИ-НЕ следующей логической ячейки тойже строки матрицы, выход второго элемента И (1, 1)-йлогической ячейкисоединен со вторым входом элементаИ-НЕ следующей логической ячейки тогоже столбца матрицы. 51015 На чертеже приведена блок-схемаустройства для переключения резерва. 20 50 55 го "О" поступают на первые входы элементов И-НЕ 8 соответствующих сигналовлогических ячеек 7 первого столбцаматрицы. Если все блоки исправны,то от каждого элемента 3-5 контроляпоступает сигнал логической "1" навторой вход элемента И-НЕ 8 соответствующей логической ячейки 7 первойстроки матрицы. В этом случае на выУстройство содержит элементы 1 и 2управления подключением блоков, элементы 3-5 контроля блоков, коммутатор 6 матрицы из логических ячеек 7, элементы 25 И-НЕ 8, первый и второй элементыИ 9 и 1 О направления работы каналов11-13, входы 14-16 резервируемых блоков.Элементы 1 и 2 управления осуществляют подкпючение блоков по направлениям 11-13. Элементы 3-5 контроляконтролируют соответственно состояние блоков по входам 14-16.Показанные на чертеже направления 3511-13 не входят в состав устройстваи приведены лишь для пояснения принципа заявляемого устройства.Устройство работает следующим образом.Назначим следующую приоритетностьблоков и направлений: направление 11более приоритетно, чем направление12, блок по входу 14 более приоритетен, чем блок по входу 15, который,в свою очередь, более приоритетен, 45чем блок по входу 16.При отсутствии требований на включение . блоков в работу (исходноесостояние) с выхода каждого элемента1 и 2 управления сигналы логическо20 ходах всех элементов И-НЕ 8 присут-. ствуют сигналы логической "1", которые поступают на вторые входы элементов И 9 и 10 в своих логических ячейках 7 и на коммутатор 6, На выхо- дах всех первых элементов И 9 присутствуют сигналы логического "0", а на выходах всех вторых элементов И 10 - сигналы логической "1",.При появлении на выходе элемента 1 управления сигнапа логической "1" (" Запрос" ) и при наличии на втором входе элемента И-НЕ 8 сигнала логической "1" (" Блок исправен") .на выходе последнего появляется сигнал логического "0", который поступает на . коммутатор 6 и на первые входы элементов И 9.и 10 этой же логической ячейки 7. По этому сигналу исполнительное устройство коммутатора 6 включает в работу наиболее приоритетный блок по входу 14 по направлению 11. На выходе элементов И 9 и 10 первой логической ячейки 7 первой, строки матрицы появляется сигнал логического "0", С выхода первого элемента И 9 этот сигнал поступает одновременно на первый вход элементао И-НЕ 8 и на второй вход первого элемента И 9 второй логической ячейки 7 з 0 первой строки матрицы, далее через первый элемент И 9 второй логической ячейки 7 на первый вход элемента И-НЕ 8 третьей логической ячейки 7 и т,д. Сигнал логического "0", поступа- з 5 ющий на первые входы элементов И-НЕ 8 логических ячеек 7 менее приоритетных блоков, в данном случае блоков по входам 1 5 и 16, запрещает подключение их в работу по данному направ лению 11.С выхода второго элемента И 10 первой логической ячейки 7 первой строки матрицы. сигнал логического "0" поступает на второй вход элемента И-НЕ 8 менее приоритетного направления 1 2, т.е. на вторую логическую ячейку 7 первого столбца матрицы. Это приводит к запрету подключения более приоритетного блока по входу 14 в работу по менее приоритет" ному направлению 12. На выходах элементов И 10 второй и третьей логических ячеек 7 первой строки матрицы при этом присутствуют сигналы логической "1", которые поступают на вторые входы элементов И-НЕ 8 соответственно второй и третьей логических ячеек 7 второй строки матрицы. Этот сигнал разрешает подключение в работу свободных иисправных блоков по входам 15 н 16 по менее приоритетному направлению, в данном случае направлению 12.При появлении на выходе элемента 2 управления сигнала логической "1" (" Запрос" ) этот сигнал поступает на первый вход элемента И-НЕ 8 второй логической ячейки 7 первого столбца матрицы. Так хак на втором входе элемента И-НЕ 8 данной логической ячейки 7 присутствует сигнал логического "0", на его выходе будет сигнал логической "1", который поступает на первый вход первого элемента И 9 данной логической ячейки 7. Вследствие этого сигнал логической " " с элемента 2 управления поступает на первый вход элемента И-ВЕ 8 следующей в этой строке логической ячейки 7, Так как на втором входе элемента И-. НЕ 8 этой логической ячейки 7 присутствует сигнал логической "1", то на выходе элемента И-НЕ 8 второй логической ячейки. 7 второй матрицыИ появляется сигнал логического О который поступает на коммутатор 6. По этому сигналу исполнительное устройство коммутатора 6 включает в работу блок по входу 15 по направлению 12ИОдновременно сигнал логического 0 с выхода элемента И-НЕ 8 второй логической ячейки 7 второй строки матрицы поступает на второй вход первого элемента И 9 данной логической ячейки 7, что запрещает прохождение сигнала "Запрос" в третью логическую ячейку 7 второй строки матрицы.При выходе из строя блока, подключенного к какому-либо из направлений (в данном случае к направлениям 11 и 12), на второй вход элемента И-НЕ 8 соответствующей логической ячейки 7 первой строки матриецы поступает сигнал логического О ( "Авария блока" ) . При этом с помощью соединений между логическими ячейками 7 соответствующей данному направлению строки матрицы происходит автоматическое подключение в ра:. боту по этому направлению исправного менее приоритетного блока, незанятого в более приоритетном направлении (в данном случае блока по входу 16). Если этот исправный блок по входу 16 занят в менее приоритетном направлении, то он освобождается из работы и подключается в работу по более приоритетному направлению. При87 7548 этом по менее приоритетному направлению включается в,работу свободный и исправный блок, имеющий меньший приоритет, чем блокпереключенный на более приоритетное направление.Аналогичное переключение происходит при поступлении сигналов логи- ческого "0" (" Авария направления")от любого из элементов 1 и 2 управления, т.е, при выходе иэ строя одного из направлений 11 и 12.Устройство позволяет, не меняя внутренних связей, путем простого добавления однотипных логических ячеек к матрице или соединением нескольких матриц логических ячеек увеличить количество обслуживаемых блоков и направлений. Для этого дополнительные логические ячейки для новых блоков (новых столбЦов матриц) подключаются к выходам первых элементов И последнего столбца матрицы, а дополнительные.логические ячейки для новых направлений (новых строк мат-. рицы) - к выходам вторых элементов И последней строки матрицы.Таким образом, благодаря тому, что предлагаемое устройство для управления переключением резерва позволяет подключать к более приоритетному направлению более приоритетный исправный блок и автоматически поддерживать данный режим подключения блоков в процессе работы, повышается надежность работы резервированной системы, а внутренняя структура логических ячеек расширяет эксцлуатациойные возможности устройства, так как позволяет использовать предлагаемое устройство для резервированных систем с неограниченным числом блокови направлений.Формула изобретенияУстройство управления переключением резерва, содержащее элементы 8управления переключением блоков, элементы контроля блоков, коммутатор иматрицу логических ячеек с числомстрок, равным числу элементов управления подключением блоков, и числомстолбцов, равным числу элементов контроля блоков, каждая логическая ячейка матрицы содержит элемент И-НЕ, выход которого соединен с коммутатором, 10 выход 1 -го элемента управления под-,ключением блоков соединен с первымвходом элемента И-НЕ логической ячейки 1 -Й строки первого столбца матрицы,. выход-го элемента контроля блоков 15 соединен с вторйм входом элементаИ-НЕ логической ячейки 1 -го столбцапервой строки матрицы, о т л и ч а -ю щ е е с я тем, что, с целью повышения надежности и расширения обла сти применения устройства, в нем каждая логическая ячейка содержит два элемента И, первые входы которых соединены с выходом элемента И-НЕ, второйвход первого элемента И соединен с 25 первым входом элемента И-НЕ, второйвход которого соединен с вторым входом второго элемента И, выход первого элемента И (1, )-й логическойячейки соединен с первым входом элезо мента И-НЕ следующей логической ячейки той же строки матрицы, выход второго элемента И (1, )-й логическойячейки. соединен с вторым входом элемента И-НЕ следующей логической ячейки того же столбца. Источники. информации,принятые во внимание при экспертизе4 О 1. Авторское свидетельство СССР У 545985, кл. О 06 Г 11/00, 1974,2.Авторское свидетельство СССРУ 703816, кл. О 06 Г 11/00, 1977Составитель В.Македактор В.Петраш Техред М.Надь Кор р В.Бутя аказ 96 дписно 4/ Патент , г. Ужгород, ул. Проектн ал 74ВНИИПИпо113035 Тираж 748 осударствен лам изобрет Москва, Жного комитета СС ений и открытий 5, Раушская наб.