Устройство для измерения скорости

Союз Советских Социалистических Республик(51)М. Кл с присоединением заявки йо С 01 Р 3/489 Государственный комитет СССР ио делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ СКОРОСТИ Устройство для измерения скорости относится к измерительной технике, в частности к устройствам измерения линейной или угловой скорости и 5 может быть применено в проведении научно-исследовательских и контрольно-испытательных работ, где требуется информация о максимальном и минимальном отклонении скорости от номинальной либо ее ошибка.Известны устройства для контроля скорости вращения, содержащие пороговые элементы либо индикаторы, сигнализирующие о моменте превышения допустимой ошибки скорости (1). Недостатком этих устройств является от" сутствие численной информации фактического значения ошибки скорости.Известен также импульсный тахо- метр с запоминанием максимального значения скорости, который содержит генератор импульсов, программируемые делителидешифратор, блок цифровой индикации, накапливающие регистры (элементы памяти), цифровой компаратор и элементы переключения (2 ,Недостатком этого устройства является отсутствие информации о экстремальном значении ошибки скорости, что не позволяет использовать при отработке систем автоматического управления.Цель изобретения - измерение экстремальной ошибки скорости.Цель достигается тем, что в устройство измерения скорости введены схема выделения модуля ошибки скорости, состоящая из первой схемы И, реверсивного счетчика первого компаратора и устройства ввода, схема выделения максимальной ошибки скорости, состоящая из второго цифрового табло, второго дешифратора, второй и третьей схемы И, второй оперативной памяти, .второго счетчика и второго компаратора, и схема выделения минимальной ошибки скорости, состоящая из третьего цифрового табло, третьего дешифратора четвертой и пятой схем И, третьей оперативной памяти, третьего счетчика и третьего компаратора,причем выход устройства ввода соединен с установочным входом ре" версивного счетчика, потенциаль" ные выходы которого подключены к первым входам первого компаратора, вторые входы которого соединены с выходами первой оперативной памяти, выход равенства подключен к первому входу первой схемы И,а35 40 50 выход неравенства соединен со входом направления реверсивного счетчика и со вторыми входами второй и четвертой схем И, первые входы которых подключены к счетному входу реверсивного счетчика и к выходу первой схемы И, второй вход которой подключен к выходу генератора импульсов, выход второй схемы И соединен со счетным входом второго счетчика импульсов, потенциальные выходы которого подключены ко входамвторой оперативной памяти и к первым входам второго компаратора, вторые входы которого соединены со входами второго дешифратора и с выходами второй оперативной памяти, а выход неравенства с первым входом третьей схемы И, выход которой подключен ко входу записи второй оперативной памяти,выходы второгодешифратора соединены со вторым цифровым табло, выход четвертой схемы И соединен со счетным входом третьего счетчика импульсов, потенциальные выходы которого подключены ко входам третьей оперативной памяти и к первым входам третьего компаратора, вторые входы которого соединены со входами третьего дешифратора и с выходами третьей оперативной памяти, а выход неравенства с первым входом пятой схемы И,выход которой подключен ко входу записи третьей оперативной памяти, выходы третьего дешифратора соединены с третьим цифровым табло, при этом выход первого элемента задержки подключен ко входу сброса второго и третьего счетчиков импульсов и ко входу устройства ввода, выход второго элемента задержки соединен со вторыми входами третьей и пятой схем И второй выход устройства ввода подключен ко входу сброса второй оперативной памяти, а третий выход - ко вхо" ду сброса третьей оперативной памяти.На чертеже изображена структурная схема устройства для измерения скорости.Прибор содержит блок измерения текущей скорости 1, схему выделения модуля ошибки скорости 2, схему выделения максимальной ошибки скорости 3, схему выделения минимальной ошибки скорости 4, Блок измерения текущей скорости 1 включает в себя генератор импульсов 5, делитель частоты б, датчик скорости 7 формирователь импульсов 8, первый счетчик 9, первую схему оперативной памяти 10, первый дешифратор 11, первое цифровое табло 12, первый элемент задержки 13,второй элемент задержки 14.Схема выделения модула ошибки скорости 2 включает в себя первую логическую схему И 15, реверсивный счетчик 1 б,первый компаратор 17, устройство ввода 18. Схема выделения максимальной ошибки скорости 3 включает в себявторое цифровое табло 19, второй дешифратор 20, вторую логическую схему И 21, вторую схему оперативнойпамяти 22, второй счетчик 23,второйкомпаратор 24, третью логическуюсхему И 25. Схема выделения минимальной ошибки скорости 4 включает всебя третье цифровое табло 26, треЬий дешифратор 27, четвертую логическую схему И 28, третью схему оперативной памяти 29, третий счетчик,30, третий компаратор 31, пятуюлогическую схему И 32.На чертеже и в тексте описанияприняты следующие буквенные обозначения:пт - текущая средняя скорость;п - измеряемая скорость;п - ожидаемая скорость;+дп - текущая наибольшая ошиб ка скорости;-дп - текущая наименьшая ошибка скорости;Ф - последовательность сигналов первого канала датчика скорости;Ф - последовательность сигналов второго канала датчика скорости;Ф 8 - сигнал формирователя импульсов;Т - последовательность импульсов с эталонным периодом;Т - последовательностьимпульсов сброса счетчиков;Т - последовательность импульсов записи в оперативной памяти;ТФ - период изменения сигнала;45 С - время задержки первогоэлемента 13;Г - время задержки второгоэлемента 14;Кф - коэффициент умноженияформирователя импульсов;К - количество импульсов,заоборот датчика скорости;Р, - сигнал принудительногосброса памяти минимальной ошибки скорости;Р - сигнал принудительногосброса памяти максимальной ошибки скорости. 0 При перемещении датчика скорости 7, вырабатываются сдвинутые пофазе две последовательности сигналов Ф и Ф. Сигна.пы Ф и Ф имеютфазовый сдвиг Тф/4, где Т период у изменения сигнала Ф. Формировательимпульсов 8 вырабатывает последовательность импульсон Ф 3, синхронизированную с передними и задними фронтами сигналов Ф и Ф . В форми 2 рователе 8 применена схема, синхронизирующая полученную последовательность импульсов от датчика 7 с частотой кварцевого генератора 5. Выходной сигнал формирователя Ф поступает на счетный вход первого счетчи 3 ка 9. Делитель частоты б образует последовательность импульсов с эталон ным периодом Т. На выходе делителя частоты установлены первый 13 и второй 14 элементы задержки. Время задержки первого элемента 13 обозначим Са второго 14 - Г при/ этом С ) г. На выходе первого элемента задержки 13 будут. формироваться импульсы сброса счетчиков Тс -Т + Г,а на выходе второго элемента 14 - импульсы записи в схемы оперативной памяти Т з -= Т + С., Прин цип измерения текущей средней скорости пт состоит н том, что счетчиком 9 за эталонное время Т будет подсчитано определенное количество импульсов, поступающих от датчика скорости. По истечении времени Т 3 информация, накопленная счетчиком 9, переписывается в первую схему оперативной памяти 10. Это информация дешифрируется первым дешифратором 11 и отображается на цифровом табло 12, По истечению времени Тс счетчик 9 устанавливается в нуль и цикл измерения повторяется. Значение скорости пт, отображаемое на цифровом индикаторе, можно записать в видепт=и К К,Т,где пк - измеряемая скорость в об/с,К - количество импульсов заоборот датчика скорости,КФ - коэффициент умножения формирователя,Т - эталонное время измеренияв с.Из приведенной формулы очевидно,что для отображения на индикаторескорости и , выраженной в об/миндолжно соблюдаться соотношениеКд Кф Т = 60. В реверсивный счетчик16 импульсами с периодом Тс производится запись ожидаемой (или заданной) скорости и 5 через устройствоввода 18. Каждый период измерениякомпаратором 17 производится сравнение заданной и З и текущей пТ скорости, информация о которой поступаетот первой схемы оперативной памяти10, Если в результате сравненияи =п, то на выходе равенства компаратора образуется логическая 1.Выход равенства компаратора подключен к инвертирующему входу первойлогической схемы И. Наличие на этомвходе логической 1 не позволяет поступать импульсам от генератора 5 на счетный вход реверсивного счетчи-ка 16. Следовательно, для случая,когда и =п/дп/=О. Если в результатесравнения окажется, что и ) и тоТ Эна выходе равенства компаратора образуется логический О, .а на ныходенеравенства () логическая 1. Выходнеравенства связан со входом направления реверсивного счетчика 16.Следует отметить, что логическая 1 навходе направления реверсивного счетчика подготавливает операцию сложения, а логический 0 - операцию вычитания, Следовательно, в случае и ъпчерез схему И 15 на счетный вход рет Э15версивного счетчика будут поступать импульсы до тех пор, пока навыходе равенство компаратора неустанавливается логическая 1, т,е.для случая и ) и дп 0,зЕсли в результате сравнения20 ииз, то на выходе равенстваи неравенства компаратора 17 образуется логический О. От схемы И15 будут поступать импульсы на счетный вход реверсивного счетчика 16,уменьшая записанное н нем число дотех пор, пока на выходе равенствакомг.аратора 17 не установится логическая 1. Таким образом, в случаеииЗ модуль дп также не равеннулю. Таким образом модуль ошибкивыделяется в виде импульсных сигналов на счетном входе реверсивногосчетчика. Разделение модуля ошибкиди производится второй и четвертойсхемой И (21 и 28) по сигналам неравенства от компаратора 17.Схема работает следующим образом.На счетный вход второго счетчика 23 поступают импульсы с выходавторой логической схемы И 21 в томслучае, если /Оп/0 и на выходенераненства компаратора 17 имеетсялогическая 1. Накопленная в счетчике 23 информация сравнивается45 компаратором 24 с информацией,записанной во второй схеме оперативной памяти 22. Если в результатесравнения + дп ь + дп, с то на выходе неравенства компаратора 2450 образуется логическая 1, разрешающая запись информации во вторуюсхему оперативной памяти 22, Записьинформации производится импульсами Т 5 через третью логическую схем му И 25. В случае, когда +дп с +дп дна выходе неравенства компаратора24 образуется логический 0 и записив оперативную память 22 не происходит. Таким образом, схема оперативной памяти 22 хранит информацию о максимальной ошибке скорости+ ьп . Эта информация дешифрируется вторым дешифратором 20 и отображается на втором цифровом табло19. Схема измерения минимальной ошиб 65ки скорости - доработает аналогично вышеописайной схеме,В данной схеме на счетный вход третьего счетчика 30 поступают импульсы с выхода четвертой логической сехмы И 28 в том случае, если /ап/0 и на выходе неравенства компаратора 17 имеется логический О. Этот случай соответствует пиТВ остальном работа схемы измерения минимальной ошибки скорости - апиах не отличается от работы схемы измерения максимальной ошибки + ьп МОХ Для измерения + ьпи - ада чеЩк маи рез некоторое время после начала ,общих измеречий во вторую и третьюсхемы оперативной памяти от устройства ввода 18 вводятся сигналы сброса В и й, позволящие начать измерение в любое удобное для исследования время.Формула изобретенияУстройство для измерения скорости, содержащее блоК измерения текущей скорости, включающий в себя генератор импульсов, датчик скорости,формирователь, делитель частоты, счетчик импульсов, схему оперативной памяти, два элемента задержки,дешифратор и цифровое табло,о т л и ч а ющ е е с я тем,что с целью измерения экстремальной ошибки скорости,введены схема выделения модуля ошибки скорости, состоящая из первой схемы И, реверсивного счетчика первого компаратора и устройства ввода, схема выделения максимальной ошибки скорости, состоящая из второго цифрового табло, второго дешифратора, второй и третьей схемы И, второй оперативной памяти, второго счетчика и второго компаратора, и схема выделения минимальной ошибки скорости, состоящая из третьего цифрового табло, третьего дешифратора, четвертой и пятой схем И, третьей оперативной памяти, третьего счетчика и третьего компаратора,причем выход устройства ввода соединен с установочным входом реверсивного счетчика, потенциальные выходы которогс подключены к первым входам первого компаратора, вторые входы которого соединены с выходами первой оперативной памяти, выход равенства ком 50 Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР Р 575568, кл. 6 01 Р 3/48, 1977. 2. Патент США Р 3818342 кл. 324169, 1974.(прототип).паратора подключен к первому входупервой схемы И, а на выход неравенства его соединен со входом направления реверсивного счетчика и со вторыми входами второй и,четвертой схем И,первые входы которых подключены ксчетному входу реверсивного счетчикаи к выходу первой схемы И, второйвход которой подключен к выходу генератора импульсов, выход второй схемы И соединен со счетным входом второго счетчика импульсов, потенциальные выходы которого подключены ковходам второй оперативной памяти и кпервым входам второго компаратора,вторые входы которого соединены со 15входами второго дешифратора и с вы ходами второй оперативной памяти, авыход неравенства компаратора с первым входом третьей схемы И выход которой подключен ко входу записи вто О рой оперативной памяти, выход второго дешифратора соединен со вторымцифровым табло, выход четвертой схемы И соединен со счетным входомтретьего счетчика импульсов, потенщ циальные выходы которого подключеныко входам третьей оперативной памяти и к первым входам третьего компаратора, вторые входы которого соединены со входами третьего дешифратора и с выходами третьей оперативной памяти, а выход неравенствас первым входом пятой схемы И, выход которой подключен ко входу записи третьей оперативной памяти, ныЗ ходы третьего дешифратора соединены с третьим цифровым табло, приэтом выход первого элемента задержкиподключен ко входу сброса второгои третьего счетчиков импульсов ико входу устройства ввода, выход вто рого элемента задержки соединен совторыми входами третьей и пятойсхем И, второй выход устройства вводаподключен ко входу сброса второйоперативной памяти, а третий выход 45 ко входу сброса третьей оперативнойпамяти.805177 Составитель И. ЖаустовТехред А. Ач Коррект актор М. гориляк П Заказ 10870 пис нССР атент", г. Ужгород, ул. Проектная,4 филиа Тираж 918 ВНИИПИ Государственно по делам иэобретени 13035, Москва, Ж, Ракомитетаи открыти ская наб.