Устройство для обнаружения ошибок в блоках интегральной оперативной памяти

1605281 510 ках интегральной оперативной памятис произвольной выборкой. Устройстводля обнаружения ошибок в блоках интегральной оперативной памяти содержит генератор 1 импульсов, Формирователь 2 кода адреса, блок 6 сравнения, два элемента ИЛИ 7 и 9, триггер8 сигнала ошибки, первый формирователь 12 одиночных сигналов, два переключателя 11 и 22, Введение в устройство блока 3 задания кодов контрольных тестов, Формирователя 4 временной диаграммы,. третьего элемента ИЛИ13, трех элементов И 15, 16 и 20,триггера 17 переключения циклов,триггера 18, а также сумматора 19позволяет реализовать режимы многократного обращения по адресу ячейкипамяти с ошибкой, двукратного обращения по каждому адресу ячеек памятипри записи в них одинаковой информации. 1 З.п, Ф-лы, 2 ил.ИзоЬретение относится к вычислительной технике и автоматике и можетбыть использовано для автономной проверки, наладки и испытаний блоков интегральной оперативной памяти с произвольной выЬоркой.Целью изоЬретения является повышение достоверности обнаружения неисправностей в блоках интегральной оперативной памяти с произвольной выборкой,На Фиг. 1 приведена функциональнаясхема устройства для обнаружения ошибок в блоках интегральной оперативнойпамяти; на фиг. 2 " временные диаграммы сигналов управления,Устройство для обнаружения ошибокв Ьлоках интегральной оперативнойпамяти (Фиг.1) содержит генератор 1импульсов, формирователь 2 кода адреса, блок 3 задания кодов контрольных тестов, формирователь 4 временнойдиаграммы, проверяемую оперативную 40память 5, Ьлок 6 сравнения, третийэлемент ЙЛИ 7, триггер 8 сигналаошибки, второй элемент ИЛИ 9, шину10 единичного потенциала, первый переключатель 11, первый формирователь 4512 одиночного сигнала, первый элементИЛИ 13, блок 14 индикации, первый эле-.мент И 15, второй элемент И 16, триггер 17 переключения циклс в, триггер18, сумматор 19, третий элемент И 20,элемент 21 задержки, второй переключатель 22, причем блок 3 задания кодов контрольных тестов содержит узел23 ввода информации, счетчик 24, коммутатор 25, четвертый элемент И 26,второй Формирователь 27 одиночного55сигнала, дешифратор 28 и элемент НЕ 29,Устройство работает следующим образом. Переключатель 22 устанавливается в нижнее положение (пуска). При этом запускаются генератор 1 импульсов и формирователь 4 временных диаграмм. Первый 12 и второй 27 формирователи одиночного сигнала вырабатывают импульсы, устанавливающие счетчик 24 и триггеры 8, 17 и 18 в нулевое (исходное) положение; а также счетчик 24, если открыт элемент И 26. На соответствующие входы оперативной памяти 5 поступают сигналы: код нулевого адреса памяти, управляющие сигналы записи, считывания и выбора корпуса, начальный код контрольного теста. Тип контрольного теста определяется счетчиком 24, который может Ьыть установлен либо в нулевое положение, либо в соответствии с кодом, снимаемый с узла 23 ввода информации. При отсутствии неисправностей по нулевому адресу ячейки памяти сигнал считывания через первый элемент И задним фронтом переключает счетчик 24 и таким образом на адресном и информационном входах памяти 5 появляются новые сигналы. При наличии ошибки по какому- либо адресу ячейки памяти блок 6 сравнения обнаруживает ее, триггер 8 запоминает ее и сигналом .с инверсного выхода запрещает прохождение через элемент И 15 сигнала считывания на переключение счетчика 24, формирователь временных диаграмм 4 работает в постоянном режиме, поэтому по адресу памяти с ошибкой циклически записывается с последующим считыванием одна и та же информация (режим долбления). При необходимости продолжить дальнейшие испытания память 5 без устранения дефектов в ней следует использовать переключатель 11 (сброс1 бошиЬки). При его кратковременном нажатии триггер 8 вновь устанавливаетсяв нулевое положение и открывается дляпрохождения сигнала считывания элементИ 15. При окончании перебора всех адресов памяти триггер 17 переключаетсяв 1" сигналом с выхода элемента ИЛИ13, с его инверсного выхода сигналзакрывает второй элемент И 16, запрещая прохождение сигнала записи на соответствующий вход памяти 5. Таким образом, начинается второй цикл чтенияпроверки памяти. При этом с выходапамяти 5 снимается информация, записанная в нее в предыдущем цикле записи-считывания. При вторичном переборе всех адресов ячеек памяти 5триггер 17 вновь переключается и срабатывает триггер 18, Гигнал с егопрямого выхода (единичного уровня)поступает на соответствующий входсумматора 19, инвертируя тем самымна его выходе коды контрольных тестов. Затем повторяется опять дваждыперебор всех адресов памяти и в конце вновь срабатывает триггер 18 приэтом сигнал с его инверсного выходапереключает счетчик 24 и вновь запускает Формирователь 12 одиночного сигнала. Таким образом, устройство повторяет проверку памяти 5, но уже сдругим типом контрольного теста, определяемым кодом на выходе счетцика24, В целях упрощения устройства кодыконтрольных тестов формируются изадресного кода счетчика 24, поступающего на информационный вход блока 3задания кодов контрольных тестов 3,Блок 14 индикации отображает соответствующими своими узлами тип контрольного теста, определяемый кодомна выходе счетчика 24. В целях упрощения устройства коды контрольныхтестов Формируются из адресного кода счетчика 24, поступающего на информационный вход блока 3 задания кодов контрольных тестов, Блок 14 индикации отображает соответствующимисвоими узлами тип контрольного теста,результат поразрядного сравнения записываемой и считываемой информациив память 5, наличие ошибки при поразрядном сравнении, циклы проверкипамяти (записи-считывания и чтения),прямой или инверсный код контрольноготеста и код текущего адреса проверяемой ячейки памяти,Таким оЬразом, повышается достоверность обнаружения неисправностей в 05281 6блоках интегральной оперативной памяти, что позволяет осуществлять функционально-технологический контроль,диагностику и наладку блоков памятипри изготовлении и ремонте, а такжевходной функциональный контроль БИСполупроводниковой оперативной памятив автономном режиме на их рабочихчастотах.Указанные преимущества обусловлены реализацией режимов многократногообращения (циклы записи-считывания)по адресу яцейки памяти с ошибкой,двукратного обращения по каждомуадресу ячеек памяти при записи в них.одинаковой информации (циклы записисчитывания и чтения), а также четырехтипов контрольно-диагностических тестов Функционального контроля качества.Повторное считывание информации позволяет учесть временные параметрыхранения информации, обусловленныевоздействием емкостей монтажа, статического электричества, токов утечкии прочих факторов воздействия окружающей среды. Формула изобретения301. Устройство для обнаружения ошибок в Ьлоках интегральной оперативнойпамяти, содержащее генератор импульсов, Формирователь кода адреса, блоксравнения, триггер сигнала ошибки, 35 первый формирователь одиночных сигналов, два переключателя, два элемента. ИЛИ, причем первые входы блока сравнения являются информациочными входамиустройства, установочный вход тригге ра сигнала ошибки соединен с выходомвторого элемента ИЛИ, второй вход которого соединен с выходом первогоФормирователя одиночных сигналов,входы группы первого элемента ИЛИ 45 соединены с выходами группы формирователя кода адреса и являются адресными выходами устройства, о т л ич а ю щ е е с я тем, цто, с цельюповышения достоверности контроля, в 50 него введены сумматор, элемент задержки, Формирователь временной диаграммы, Ьлок задания кодов контрольных тестов, три элемента И, третийэлемент ИЛИ, триггер переключения 55 циклов, триггер, инверсный выходкоторого соединен с управляющим входом Ьлока задания кодов контрольныхтестов и первым входом Формирователяодиночных сигналов, второй вход кото 1605281рого соединен с входом генератора импульсов, установОчным входом блоказадания кодов контрольных тестов ипервым выходом второго переключателя,второй выход которого подключен к шине единичного потенциала, выходы группы Формирователя кода адреса соединены с информационным входом блока задания кодов контрольных тестов и являются первым индикаторным выходом устройства, информационные выходы блоказадания контрольных тестов соединенысоответственно с информационными входами сумматора, управляющий вход которого соединен с прямым выходомтриггера и является вторым индикаторным выходом устройства, вход установки в "0 и триггера соединен с одноименным входом триггера переключенияциклов, вторым входом формирователякода адреса и вторым входом второгоэлемента ИЛИ, первый вход которогосоединен с первым выходом первогопереключателя, второй выход которого 25соединен с инверсным входом первогоэлемента И, первым входом третьегоэлемента И, первым выходом формирователя временной диаграммы и являетсявыходом разрешения чтения устройства, Зовторой вход третьего элемента И соединен с третьим выходом формирователя временной диаграммы и является выходом выборки устройства, выход генератора импульсов соединен с входомформирователя временной диаграммы,второй выход которого соединен с первым входом второго элемента И, выходкоторого является выходом разрешениязаписи устройства, выходы сумматора 4 Осоединены с вторыми входами блокасравнения и являются информационнымивыходами устройства, выход третьегоэлемента И соединен с входом элементазадержки, выход которого соединен с 45управляющим входом блока сравнения,выходы которого соединены с входамитретьего элемента ИЛИ и являютсятретьим индикаторным выходом устройства, выход третьего элемента ИЛИсоединен с. входом установки в "1"триггера сигнала ошибки, прямой выход которого является четвертым индикаторным выходом устройства, инверсный выход триггера сигнала ошибкисоединен с прямым входом первого элемента И, выход которого соединен спервым входом Формирователя кода адреса, выход первого элемента ИЛИ соединен с входом установки в 1" триггера переключения циклов, прямой выход которого является пятым индикаторным выходом устройства, инверсныйвыход триггера переключения цикловсоединен с входом установки в "1"триггера и вторым входом второго элемента И2, Устройство по п,1, о т л и ч а ю щ е е с я тем, что блок задания кодов контрольных тестов содержит второй Формирователь одиночных сигналов, четвертый элемент И, счетчик, дешифратор, элемент НЕ, коммутатор и узел ввода информации, выход которого соединен с информационным входом счетчика и инверсным входом четвертого элемента И, прямой вход которого соединен с выходом второго формирователя одиночных сигналов, вход которого является установочным входом блока, счетный вход счетчика является управляющим входом блока, выход четвертого элемента И соединен с установочным входом счетчика, выходы которого соединены с управляющими входами коммутатора и являются шестым индикаторным выходом устройства, выходы коммутатора являются информационными выходами блока, информационные входы первой группы коммутатора соединены с входом младшего разряда информационных входов второй. группы коммутатора, информационные входы третьей группы коммутатора соединены с выходами дешифратора, входы которого соединены с информационными входами второй груйпы коммутатора и являются информационными входами блока, нечетные разряды информационных входов четвертой группы коммутатора соединены с информационными входами второй группы коммутатора и соответствующими входами элемента НЕ, выходы которого соединены соответственно с четными разрядами информационных входов четвертой группы коммутатора.1605281 Т Составитель В.ЧеботоваРедактор Н,Лазаренко Техред Л.Сердюкова Корректор А.Осауленко ЗаказВНИИПИ да Производственно-издательский комбинат "Патент, г. Ужгород, ул. Гагарина,10 И Я СЧ Подписноеоткрытиям при ГКНТ СССРд 4/5 Тираж 484твенного комитета по изобретениям и 113035, Москва, Ж, Раушская наб