Устройство для умножения

Союз Советских Социалистических Республик(22) Заявлено 250178 (21) 2573690/18-24сс присоединением заявки йоГосударственный комитет СССР по делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих устройств для умножения чисел в любой позиционной системе счисления, удобных для изготовления в составе больших интегральных схем .(БИС).Известно устройство для умножения чисел 11, содержащее регистры миожимого и множителя, сумматор частичных произведений, цепи сдвига на оДин разряд в регистре множителя и в сумматоре частичных произведений, блок управления, вы" ходы которого соединены с управляющими входами сумматора частичных произведений, регистров множи-мого и множителя. Недостатком известного устройства является его низкое быстродействие, так как в каждом такте работы устройства обрабатывается только одна двоичная цифра (разряд множителя.Наиболее близким к изобретению аналогом является устройство,для умножения, содержащее регистры мно 1 жимого и множителя, накапливающий сумматор, п одноразрядных узловумножения (и - разрядность множимого), п-разрядный комбинационныйсумматор и блок управления, причем входы одноразрядных узловумножения соединены с выходами соответствующих разрядов регистрамножимого и с выходом первого разряда регистра множителя, а выходысоединены со входами комбинационного сумматора, выходы которогоподключены ко входам накапливающего сумматора, а выходы блока управления подключены к управляющим 15 входам регистров множимого и множителя и накапливающего сумматора.1,23.Это устройство может производитт 20 перемножение двух чисел в любойсистеме счисления с основанием И 2.ОсобЫй интерес представляет умножение чисел в двоичнокодированнойсистеме с основанием М=, где 25 каждый разряд операнда представля"етая совокупностью 1 с двоичных разрядов.Недостатком этого устройстваявляется недостаточное быстродей ствие, определяемое, в частности,быстродействием и-разрядного комбинационного сумматора.Целью изобретения является повышение быстродействия,Для достижения поставленной целиустройство для умножения, содержащее регистры множимого и множителя,накапливающий сумматор, и одноразрядных узлов умножения (и-разрядность множимого), и одноразрядныхсумматоров и блок управления, выходы которого соединены с управляющими входами регистров и накапливающего сумматора, первый входкаждого одноразрядного узла умножения соединен с выходом соответствующего разряда регистра множимого,а второй вход - с выходом первогоразряда регистра множителя, первыйвыход -го одноразрядного узла умножения (=1 и) соединен с первым входом соответствующего одноразрядного сумматора, второй входкоторого подключен ко второму выходу (1+1)-го одноразрядного узлаумножения, второй выход первого одноразрядного узла умножения соединен со входом младшего разряда накапливающего сумматора, входы остальных разрядов которого подключены к выходам одноразрядных сумматоров, содержит и узлов запоминанияпереноса, вход каждого иэ которыхподключен к выходу переноса соответствующего одноразрядного сумматора,а выход - со входом переноса этогоже одноразрядного сумматора, управляющие входы узлов запоминания переноса соединены с одним из выходовблока управления.На чертеже приведена структурнаясхема быстродействующего устройствадля умножения чисел.Числа представленыв в двоичнокодированной системе счисления с основанием й=.2", т.е. каждый разряд множимого и множителя закодирован спомощью М двоичных разрядов.Устройство содержит щ-разрядныедвоичные регистры 1, 2 соответственно множимого и множителя (где щ=п:1),(в+к)-разрядный накапливающий сумматор 3, цепи однотактного сдвигана М разрядов в регистре 2 и в сумматоре 3 (на чертеже не показаны),блок 4 управления, выходы которогосоединены с управляющимивходаминакапливающего сумматора 3 произвеДений, регистров 1, 2 соответствен.но множимого и множителя, и узловодноразрядного умножения 5 (М-разрядного двоичного умножения), и одноразрядных сумматоров б (в данномслучае - к-разрядных двоичных сум маторов), причем первый вход 1-гоузла умножения 5 (=1п) соединен с шиной 7 значения 1 младшихдвоичных разрядов регистра множителя2, второй вход соединен с шиной 8 зна О чения соответствующихдвоичных разрядов регистра множимого 1, а его выход 9 значения 1 старших двоичныхразрядов произведения ооединен спервым входом соответствующего сумматора б, второй вход которого 15соединен с выходом 10 значениямладших двоичных разрядов произведения (+1)-го узла умножения 5, авход переноса соединен с выходом-го узла запоминания переноса 11,вход которого соединен с выходом12 значения переноса сумматора б,а управляющий вход соединен с выходом блока управления 4, выход13 значения суммы сумматора б со,единен с соответствующим входомнакапливающего сумматора 3, младший вход которого соединен с выходом 10 значения К младших двоичныхразрядов произведения первого узЗо ла умножения 5.В данном устройстве регистр множимого 1 может быть реализован най 5-триггерах, регистр множителя2 - на О-триггерах, накапливающий 35 сумматор 3 - на О- либо 1 К-триггерах с блоком ускоренного образования разрядных переносов, блок управления 4 - в виде управляющего автомата. Узел умножения 5 выполненв виде логического шифратора М-разрядных кодов сомножителей в 2 к-разрядный код их произведения, синтезкоторого может быть проведен хорошо известными методами с использованием таблицы истинности. Ниже при ведены фрагменты таблицы истинности для узла 1-разрядного умножения5, причем для определенности принято, что =4. В таблице разрядымножимого, поступающие по шине 8, 0 обозначены как в 4, ез, щ, в 1, разряды множителя, поступающие по шине 7, как п 4, п п, и а разряды 2 к-разрядного произведения навыходах 9, 10, узла -разрядногоумножения 5 через Рв, РРь РьРР ю Р 1 Р 17 б 3897 э ь 5 4 фа "Ъ и па пз п 0 0 0 0 0 О 0 0 0 0 0 0 О 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 1 1 1 0 0 1 1 1 1 1 0 0 1 1 1 1 1 1 1 О 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Однако следует отметить, что в определенных случаях может оказаться целесообразным реализация узла умножения 5 в виде пирамиды взаимосвязанных одноразрядных сумматоров, а также объединение узла умножения 5 и сумматора б в общую матрицу взаимосвязанных полных сумматоров (например с целью сокращения оборудования и обеспечения регулярности структуры операционного модуля). В данном устройстве в качестве узла запоминания переноса 11 может быть использован одноразрядный элемент. Например, им может быть двухтактный синхронный Я 5-триггер.Устройство для умножения чисел работает следующим образом.В исходном состоянии в регистре множимого 1 хранится а-разрядный двоичный код множимого, в регистре множителя 2 - щ-разрядный код множителя (или, что то же самое, и-разрядные двоичнокодированные коды всистеме счисления с основанием,М=2" ), сумматор 3 обнулен ,здесьпредполагается в=8 и 1=4, а сомножители представлены в виде положительных правильных дробей). Пустьмножимое М=0,0001.1111; множительМ=0,1111,1111; произведение р=И М==0,0001.1110.1110.0001-0,0001.1110. В устройстве данный результат будет получен следующим образом.Пусть к началу первого такта работы устройства в узлах умножения 5 сформированы соответственно сле-. дующие произведения Ар=00011111= =0000.1111 В,=1111 1111=1110.0001, а в сумматорах б получены соответственно результаты С =0000; 0 =1110++1111=1101 (возникшая при этом единица переноса будет записана в узле запоминания переноса 11 младшегоразряда).1-й такт: осуществляется прием 1 информации в сумматор 3, ее,сложение с содержимым сумматора 3, после че-,0 0 0 0 0 0 0 О 0 1 0 О О 0 0 0 О 0 0 0 0 0 0 0 0 0 0 ееее1 0 0 0 0 1 1 1 10 0 0 0 1 1 1 1 01 0 0 1 0 1 1 0 1 1 1 1 0 0 0 0 1 1 0 1 1 О 1 0 0 1 0 1 1 1 1 0 0 0 0 1 го осуществляется одньтактный сдвиг 30 в сумматоре 3 информации на четыреразряда в сторону его младших разрядов. В итоге содержимое сумматораравнор =,ОООО. ОООО.ОООО+,ОООО. 1101..1101.Одновременно с этим в регистремножителя 2 был осуществлен однотактный сдвиг информации на четыре разЗ 0 ряда в сторону его младших .разрядов и были сформированы результаты(возникшая при этом единица переноса записывается в узле запоминанияпереноса 11 младшего разряда).2-й такт: в данном такте и всехпоследующих осуществляется последовательность, действий, аналогичная 40 первому такту. В итоге выполнениявторого такта получают следующиерезультаты+0001=0001.3-й такт (такт окончательного уче та переносов): в итоге получаем.0000=,0000.0001.1110На этом процесс умножения заканчивается, окончательный результат 55 сформирован в в младших разрядахсумматора 3 частичных произведений.Как уже указывалось, подобноеумножение в принципе может бытьосуществлено для любой системы 60 счисления с основанием М 72, в томчисле, например, для:Ь-ичнокодированных операндов в системе счисления с основанием М=Ь".Время операции при этом сокраща ется, за счет того, что сигнал пе763897 20 Проектная, 4 Ужгоро иал ШШ "Патент реноса не проходит все и разрядовкомбинационного сумматора, а запоми-нается для каждого одноразрядногосумматора 6.Совокупность узла умножения 5,сумматора 6 и узла запоминания переноса 11 каждого разряда может бытьвыполнена в качестве операционногомодуля, что удобно для изготовленияустройства в составе БИС,Формула изобретения Устройство для умножения, содержащее регистры множимого и множителя, накапливающий сумматор, о одноразрядных узлов умножения(п - разрядность множимого), и одноразряд-. ных сумматоров и блок управления, выходы которого соединены с управляющими входами регистров и накапливающего сумматора, первый вход каждого одноразрядного узла умножения соединен с выходом соответствующего разряда регистра множимого, а второй вход - с выходом первого разряда регистра множителя, первый выход -го одноразрядного узла умноВНИИПИ Заказ 6284 Фил жения (с=1, ,п) соединен с первымвходом соответствующего одноразрядного сумматора, второй вход которогоподключен ко второму выходу (+1)-гоодноразрядного узла умножения, второй выход первого одноразрядногоузла умножения соединен со входоммладшего разряда накапливающего сумматора, входы остальных разрядов которого подключены к выходам одноразрядных сумматоров, о т л и ч а ю щ ее с я тем, что, с целью повышениябыстродействия, устройство содержити узлов запоминайия переноса, входкаждого иэ которых подключен к выходу переноса соответствующего одноразрядного сумматора, а выход - со входом переноса этого же одноразрядного сумматора, управляющие входы узлов запоминания переноса соединеныс одним из выходов блока управления,Источники информации,принятые во внимание при экспертизе1. С,А.Майоров и др. Принципыорганиэации цифровых машин, Л.,