Преобразователь двоичного кода в двоично-десятичный и обратно

О П И "А,."3 фФ;3 (и,08344ИЗОБРЕТЕН ИЯ Союз СоветскккСоциалистическихреспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 10.04.75 (21) 2123823/18-24 (5 з ) М. КЛ,О 06 Р 5/02 с прнсоеднненнем заявки РЙ Гасударственный комитет СССР ав лааам изобретений н открытий(23) Приоритет Опубликовано 05.01.80. Бюллетень М 1 Дата опубликования описания 07.01,80(71) Заяв лаявнтельОрдена Трудового Красного Знамени экспериментальный научноисследовательский институт металлорежущих станков(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ И ОБРАТНО Изобретение касается автоматики ицифровой вычислительной техники и может быть использовано в вычислительных машинах, системах автоматизации и в устройствах числового программного управ 5 лени я.ФИзвестен преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, одноразродный сумматор, первый и второй блоки двоичных эквивалентов, блок умножения, схему сравнения и выходной регистр 11.Недостатком этого устройства является его относительно большая сложность, связанная с одновременным формированием десяти двоичных эквивалентов и определением ближайшего двоичного эквивалента.Наиболее близким по технической сущности к предложенному является универсальный преобразователь, содержащий ключ приема двоичного числа, сдвиговый регистр, элемент ИЛИ, коммутатор слагаемого, одноразрядный сумматор, триггер переполнения, блок хранения двоичных эквивалентов, регистр двоично-десятичного числа, выходной регистр и счетчик десятичных разрядов, выходы которого соединены с входами регистра двоично-десятичного числа и блока хранения двоичныхэквивалентов, выходы элемента ИЛИ и коммутатора слагаемого соединены с первым и вторым входами одноразрядного сумматора соответственно, информационный выход одноразрядного сумматора, соединен с входом сдвигового регистра, выход которого соединен с первым входом элемента ИЛИ второй вход которого соединен с выходом ключа приема двоичного числа, выход переполнения одноразрядного сумматора соединен с входом триггера переполнения, первый вход ключа приема двоичного числа соединен с выходом первого разряда счетчика десятичных разрядов. Кроме того устройство содержит счетчик результата, блок управления и блок индикации (.21Недостатком этого преобразователя является относительно низкое быстродейст3 7083вие, связанное с последовательным определением значения двоично-десятичногорезряда, для чего может понадобиться девять операций вычитания многоразрядныхчисел.5Цель изобретения - повышение быстродействия работы преобразователей,Это достигается тем, что предложенныйпреобразователь дополщ тельно содержитблок умножения, счетчик тактов, сдвиговую тетраду и коммутатор двоична-десятичных разрядов, первая группа входовкоторого соединена с выходами регистрадвоично-десятичного числа, вторая группавходов - с выходами счетчике тактов и 15первой группой входов блока умножения,в выход - с первым входом коммутатораслагаемого, второй вход которого соединен с выходом блока умножения, в третий вход - с выходом триггера переполнения и входом сдвиговой тетрвды. Второй вход блока умножения соединен с выходом блока хранения двоичных эквивалентов, Выход переполнения счетчике тактовсоединен с входом счетчика десятичныхразрядов, управляющим входом выходногорегистра и с вторым входом блока приема двоичного числе, выходы сдвиговой тетрвды соединены с информационными входами выходного регистра.На чертеже изображена структурнаясхема предложенного преобразователя. Преобразователь содержит ключ 1 приема, двоичных чисел, сдвиговый регистр з 52, элемент 3 ИЛИ, одноразрядный сумматор 4 который имеет три входа, два слагаемых и перенос (не показан), триггер5 переполнения, блок 6 хранения двоич 40ных эквивалентов, который формирует двоичные числа соответствующие значениямдесятичных разрядов от 10до 10 з,где- число разрядов десятичного числе, блок 7 умножения, коммутатор 8 слагаемого, счетчик 9 десятичных разрядов 45счетчик 10 тактов, сдвиговую тетраду 11,коммутатор 12 двоично-десятичных разрядов, регистр 13 двоично-десятичного числа выходной регистр 14. Коммутатор 12состоит, например, из четырех элементовИ 15 и элемента ИЛИ 16,Устройство работает следующим обрезом,Рассмотрим сначала работу устройства в режиме прямого кодопреобразования55последовательного двоичного кода в параллельный двоично-десятичный код "8421 .Во внешних регистрах числе предстввле.т 44 4в дополнительном коде. В преобразователь вводится модуль числа А, знак которого определяется отдельным блоком инв работу преобразователя не влияет. Вводчисла производится в начальный момент,который фиксируется переполнением в счетчике тактов 10 и начальным состояниемв счетчике десятичных разрядов 9. Черезэлемент 3 ИЛИ в такте ввода исходноедвоичное число поступает на вход одноразрядного сумматора 4, После завершенияввода во всех дальнейших тактах преобразования нв вход сумматоре 4 через элемент 3 ИЛИ поступают числа с выходасдвигового регистра 2. Преобразованиепроизводится последовательно, начиная сцифр старшего разряде. В такте ввода одновременно осуществляется влгебрическоевычитание из вводимого числа двоичнодесятичного эквивалента десятичного разряда 10 . Для получения соответствую 2щих двоично-десятичных эквивалентов производятся сдвиги влево (так кек числа врегистре 2 идут младшими разрядами вперед) двоичных чисел 10, Каждый изсдвигов фиксируется счетчиком 10 тактов,который управляет разрядными сдвигамив блоке 7 умножения. При начальном состоянии счетчика 10 бпок 7 умноженияреализует сдвиг на три разряда, что соответствует умножению на 8, Таким обрезом,при вводе от модуля числа А вычитается число 10 2 (дпя шестиразряднолго числа это составляет А). Результат вычитания после окончания начального такта ввода записывается в регистр2. Здесь и далее промежуточные значениячисел в регистре 2 обозначаются с индексом десятичного разряда и номера такта,Ь 1-1следующим образом А10 =Аи где- номер такта,Одновременно с определением числового значения разности в конце 1-го тактапроисходит определение знака разностиАО, Если А Ото подается соответй сствующий сигнал выхода триггера 5 нввход коммутатора слагаемого 8, в в сдвиговую тетраду 11 записывается единица.Если жеА 10, то отрицательный знак разности фиксируется во втором логическомблоке 8, в в сдвиговую тетраду засылается Оф, Во втором такте при условииО происходит следующее вычитаниеот результата хранящегося в регистре 2 г А 1 0 =А 4 2(для шестиразрядното числа это состев708344 ляет Л - 400000).В случае А (О воРаз- Осно втором такте происходит суммирование 2 - 2 ряд 1 вани10 Двоичный эквивалент о"30 Последнее действие выполняемое эквивалентно (двум операциям) восстановлению первоначального числа А и последуюшему вычитанию величины 210Порезультатам определения знака в концевторого такта в сдвиговой тетраде 11 про-исходит продвижение 1" (при А ЪО ) либо "0 (при А ( О ). В третьем такте приусловии А ф производится действие(обеспечиваемое сдвигом на один бит вблоке 7 умножения 7)А- о =Алибо (при А Од + 10"= А,220Последнее действие также эквивалентнодвум операциям - восстановлению первоначального значения числа Аи последующему вычитанию 210 . В концетретьего такта при А ЪС) в сдвиговойтетраде 11 п(роисходит продвижение "1,а в случае А ( 0 - ",0, В триггере фиксируется знак числа,А, В четвертомтакте при условии А 0 выполняетсядействие-а, 0 1-Аьлибо (при А Й 0)А 1 + ЯО О 1-4 Д35фВ конце четвертого такта, в зависимости от знака А, в сдвиговой тетраде 11продвигается "1 " или 0, После окончания 4 х тактов завершается дешифрацияцифры в старшем десятичном разряде числа А, В тетраде 11 получено значение егостаршего разряда в соответствии с двоично-десятичным кодом "8421 ф. По сигналу переполнения счетчика 10 тактов подается импульс на управляющий вход выходного регистра 14 (для переписи состояния сдвиговой тетрады 11) и на счетныйвход счетчика 9 (для получения значении(.-1, разряда). С этого момента начина 1ет я дешифрация (ь)-ого десятичного разряда. С выхода блока 6 двоичных эквиеалентов на вход блока 7 умножения поступает двоичный эквивалент десятичного разряда 10Вычисления очередного разряда осуществляются в точном соответствии с описанным выше алгоритмом. Значения величиндвоичных эквивалентов десятичных разрядов определяются по следующей таблице.6 10 1. 1000,0 110. 1010.0000 10.0111.0001.0000 5 10 4 10 3 10 2 10а 1 10 11. 1110. 1000 110,0100 1010 На дешифрацию кажной цифры двоичнодесятичного разряда числа А расходуется время равное четырем тактам. После завершения дешифрации по всем разрядам в разряде единиц выполняется операция вычитания единицы с продвижением - 1" либо "Оф в тетраде 11. После последней операции, независимо от того, что в регистре 2 может быть число равное -1", либо "0, по сигналам счетчиков 9 и 10;. осуществляется повторный ввод модуля числа А в сумматор через ключ 1 приема двоичных чисел и элемент 3 ИЛИ, При вводе разрывается соединение с входом сумматора, что эквивалентно очищений сдвигового регистра 2 от предыдущего числа, Одновременно при вводе выполняется начальная операция д-.О- АДалее повторяется весь цикл прямого кодопреобразования. В случае шестиразрядого числа цикл длится 24 такта.Рассмотрим работу устройства в режиме обратного преобразования параллельного двоично-десятичного кода в последовательный двоичный код.Преобразование это выполняется по отдельной команде, разрешающей обратное и запрещающей прямое преобразование. Сдвиговый регистр 2 устанавливается в "0". На чертеже указанная установочная коммутация не показана. Цикл преобразовании начинается со старшего десятичного разряда и максимального сдвига на три разряда, что обеспечивается начальным положениями счетчиков 9 и 10. Все выходы регистра 13 двоично-десятичного числа подключены при этом на входы коммутатора 12 (на входы 4-х элементов И 15), На вторые входы коммутатора 12. 7083 (на входы элементов И 15) последова тельно подаются единичные выходы разрядов счетчика тактов. Выходы всех элементов И 15 через элемент ИЛИ 16 управляют работой коммутатора 8 слагаемого, разрешая либо запрещая прохождение соответствующих значений двоичных эквивалентов на сумматор 4. Если в очередном такте, например начальном, когда в блоке умножения 7 реализуется сдвиг на три разряда, а на выходе коммутатора 12 имеется единичный сигнал, то на вход1-1 сумматора проходит число 2 10 с выхода сумматора 4, которое накапливается в регистре 2. Если же с элемента ИЛИ 15 16 поступает нулевой сигнал, то коммутатор 8 н пропускает двоичный эквивалент числа 2 ф 101 1 нв вход сумматора 4. Цикл обратного преобразования так же выполняется за 4 такта, Поступающее с регистра 13 число Ащо) в двоично-десятичном коде накапливается в регистре 2 в двоичном коде Ар) По завершении цикла преобразования результат с выхода сумматора 4 передается в выходной регистр. С выходного регистра число Ад) при необходимости передается на вход ключа 1 приема для выполнения прямою преобразования.Предложенный преобразователь требует четырех, тактов для получения одного двоичио-десятичного разряда. При преобразовании шестиразрядных десятичных чисел предложенное устройство работает в три раза быстрее (24 такта вместо 72) чем известный преобразователь (прототип). Формула и зобретения40 Преобразователь двоичного кода в двоично-десятичный и обратно, содержащий ключ приема двоичного числа, сдвиговый регистр, элемент ИЛИ, коммутатор сла-.гаемого, одноразрядный сумматор, триг 45 гер переполнения, блок хранения двоичных эквивалентов, регистр двоично-десятичного числа, выходной регистр и счетчик десятичных разрядов, выходы которого сое 44 8динены с входами регистра двоично-десятичного числа и блока хранения двоичныхэквивалентов, выходы элемента ИЛИ икоммутатора слагаемого соединены с первым и вторым входами одноразрядногосумматора соответственно, информационный выход одноразрядного сумматора соединен с входом сдвнгового регистра,выход которого соединен с первымвходом элемента ИЛИ, второй вход которого соединен, с выходом ключа приема двоичного числа, выход переполненияодноразрядного сумматора соединен с входом триггера переполнения, первый входключа приема двоичного числе соединенс выходом первого разряда счетчика десятичных разрядов, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия преобразователя, он дополнительно содержит блок умножения, счетчиктактов, сдвиговую тетраду и коммутатордвоично-десятичных разрядов, первая группа входов которого соединена с выходамирегистра двоично-десятичного числа, вторая группа входов - с выходами счетчикатактов и первой группой входов блока умножения, а выход - с первым входом коммутатора слагаемоговторой вход которогосоединен с выходом блока умножения, атретий вход - с выходом триггера переполнения и входом сдвиговой тетрады,второй вход блока умножения соединен свыходом блоха хранения двоичных эхвивалентов, выход переполнения счетчика тактов соединен с входом счетчика десятичных разрядов, управляющим входом выходного регистра и с вторым входом блокаприема двоичного числа, выходы сдвиговойтетрады соединены с информационнымивходами выходного регистра.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 473173, кл, О 06 Р 5/02, 1973.2. Песчвнский Б. И. и др, Устройства цифровой индикации перемещений вАСПУ В сб. Агрегатное построение унифицированных систем программного упревления машинами. М., Наука", 1973.Составитель М. АршавскийРедактор А. Шмелькин Техред 3. фанта Корректор Г. РешетникЗаказ 8489/44 Тираж 751 ПодписноеЦНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5Филиал ППП Патент", г. Ужгород, ул, Проектная, 4