Элемент памяти

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 1786508 А 19) 5 6 11 С 11/ ГОСУДАРСТВЕННОЕ ПАТЕНТНВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕН К АВТ ОМ ИДЕТЕЛЪСТВУ ьеди Яреснся шона тряЬоя шоно ЕСНОЯ ЮЛА(21) 4836009/24 (22) 09,04.90 (46) 07.01.93. Бюл. М 1 (71) Производственное об нение Тамма" (72) С.Н.Венжик и А,П,Рыбалко (56) Алексенко А.Г, Шагурин И.И. Микросхемотехника. - М.: Ра 4 ио и связь, 1982, с.225, рис.7.7,а.Авторское свидетельство СССРМ 541197, кл, 6 11 С 11/40, 1974. (54) ЭЛЕМЕНТ ПАМЯТИ(57) Изобретение относится к цифровой вычислительной технике и может быть исполь- зовано в микросхемах программируемой логики. Целью изобретения является упро- щение элемента памяти. Поставленная цель достигается тем, что исток второго нагруэоч- ного транзистора 4 соединен с истоком первого нагрузочного транзистора" 3, Это позволяет выполнить связь транзистора 2 с разрядной шиной 10 только на одном транзисторе связи 5 с одной адресной шийой 9.1 ил., 1 табл. //Изобретение относится к цифровой тех- на разрядную - низкий потенциалы. Первыйнике и может быть использовано в микросхе- И-канальный МОП-транзистор запирается,мах программиРуемой логики, динамически а первый Р-канальный МОП-транзистор отреконфигурируемых БИС, микропроцессорах крывается, При записи Лог,1 на разряднуюи прочих устройствах обработки дискретной 5 шину подается высокий потенциал, понижаинформациис использованиемоперативного ется напряжение. питания ячейки до некотозапоминающего устройства (ОЗЯ в качеств 6 рого промежуточного уровня и лишь послеуправляющей памяти, этого, по шине адреса подается импульсВ известных схемах несимметричных выборки, Первый й-канальный МОП-транячеек памяти на основе комплементарных 10 зистор открывается, а первый Р-канальныйМОП-транзисторов используется биста- МОП-транзистор запирается,бильйая статическая ячейка и схема-управ- Известна схема ячейки памяти на комплИния записью в- и считыванием из-ячейкй. лементарных МОП-трайзисторах, содержаПостроение на их основе управляющего щая первый и второй нагруэочныеэлементыОЗУ влечет эа собой либо из- точность це на Р-канальных МОП-транзисторах, первый ипей управления выраженную в введении до-второй ключевые элементы и элемент связии ол н ител ь н ы х бл о ко в, позволя ю щих на И-канальных МОП-транзисторах, причеморганизовать цикл записи Лог.0 и Лог,1 в стоки транзисторов первых нагрузочного ибистабильную ячейку памяти, что в целом ключевого элементов объединены и подснижает быстродействиемикросхемы, либо 20 ключены к затворам МОП-транзисторов втополучение различных уровней Лог.0 нв"вы-" "рых нагруэочного и ключевого элементов иходах 0 и И, чтО в условиях управляющего "стоку транзистора элемента связи, исток иОЗУ может привести"к искажению сигналазатворкоторого подключены соответственуправления поступающего с данного ОЗУ.но к разрядной и адресной шинам ячейки,Повйшение быстродействия при запи истоки транзисторов нагрузочных элеменси информации в ячейку памяти сиспользо=тов подключенЫ к шине питания ячейки, ис, ванием минимальных схемотехнических ток транзистора второго ключевогозатрат и формированйейдентичных знач 6-" "элемента подключен к шине нулевого поний выходного управляющего"сигнала "на-" тенциала ячейки, а его сток соединен совыходах О и ИуправляющегоОЗУявляется 30 стоком транзистора второго нагрузочногоактуальной задачей, - " элемента и затворами транзисторов первыхЗадача йредполагаемого изобретения нагрузочного и ключевого элементов, треть - повышение технико-экономических ха- его ключевого элемента на Р-канальномрактеристик цифровых микросхем(повыше- МОП-транзисторе затвор и исток которогоние надежности, уменьшение габаритов и 35 подключены соответственно к разрядной. стоимости иэделия за счет изменения схе- шине и шине нулевого потенциала ячейки, амы элемента памяти построенной на основе сток - подключен к истоку транзистора перкомплементарных МОП-транзисторов). ваго ключевого элемента,.Известна схема несимметричной КЛОП Недостатком данной схемы является отячейкипамяти, состоящая из первых М- и 40 личиеуровня Лог.0 на выходах 0 и /О.Р-канальных МОП-транзисторов, стоки ко- Различие уровней Лог,0 на выходах 0 иторых объединены и соединены с затворами И связано с использованием в качестве, вторых М- и Р-канальных МОП-транзисто- третьего ключевого элемента Р-каналь:. ров, стоки которых, в свою очередь, объеди- ного МОП-транзистора, Так как Р-канальнены и соединены сзатворами первых И-и 45 ный МОП-транзистор с искажениемР-канальных МОП-транзисторов и стокомпередает уровень Лог.0, то значение напрятретьего М-канального МОП-транзистора, жения Лог,0 на выходе 0 можно определить, исток и затвор которого соответственно со- по формулеединены с разрядной шиной и шиной адре- О с=О -О (1)са, а его подложка, как и подложки первого 50 где Овыхо - напряжение Лог.0 на выходеи второго й-канальных МОП-транзисторов, ячейки памяти;а также их истоки соединены с "общей" 0 . - напряжение на затворе третьегошиной, шины "питание", с которой соедине-ключевого транзистора;ны йстоки и подложки первого и второго 3 р, - пороговое напряжение третьегоР-канальных МОП-транзисторов,ключевого транзистора.Недостаткомданной схемы является от- Если в ячейку памяти записан Лог.0, аличие при записи сигналов Лог.0 и Лог.1 в сама ячейка находится в режиме храненияячейку памяти, что приводит к временным информации или управления каким-либопотерям в цикле записи, Так, при запис объектом, (третий ключевой элемент нахоЛог.0 на шину адреса подается высокий, адится в открытом состоянии), как следует из формулы (1) напряжение Лог.О на выходе 0 ячейки памяти будет равно Опор. третьего ключевого транзистора, что затрудняет использование данного выхода ячейки памяти дальше в схеме.. Наиболее близким по технической сущности является схема элемента памяти, содержащая два запоминающих транзистора с каналом М-типа, два нагрузочных транзистора с каналом Р-типа, транзистор связи с каналом М-типа, ключевой транзистор с каналом й-типа, исток которого соединен с истоком первого запоминающего транзистора и подключен к шине нулевого потекциала, затвор подключен к первой адресной шине, а сток соединен с истоком второго запоминающего транзистора, затвор которого соединен со стоками первого запоминающего и первого нагрузочного транзисторов и с затвором второго нагрузочного транзистора, сток которого соединен с затворами первого запоминающего и первого нагрузочного транзисторов, со стоком второго запоминающего транзистора, стоком транзистора связи, затвор которого подключен ко второй адресной шине, а исток - к разрядной шине, исток первого нагрузочного транзистора подключен к шине питания,Недостатком данной схемы являетсяизбыточность схемы управления записью в- и считыванием из- ячейки памяти, обусловленная наличием второго элемента связи и второго ключевого элемента выполненных на Р-канальных МОП-транзисторах. Так как подвижностьосновных носителей у Р-канального МОП-транзистора приблизительно в два раза меньше, чем у И-канального, и для получения приблизительно одинаковых значений крутизны, Р-канальный транзисторследует изготавливать с эффективной шириной канала в два раза.большей; чем й-канальный, то наличие таких элементов в схеме понижает вероятность получения годного элемента памяти, так как приводит к увеличений ее эффективной площади.Цель изобретения - упрощение элемента памяти.Поставленная цель достигается тем, чтов элемент памяти, содержащий два запоминающих транзистора с каналом М-типа, два нагрузочных транзистора с каналом Р-типа, транзистор связи с каналом Й-типа, ключевой транзистор с каналом й-типа, исток которого соединен с истоком первого запоминающего транзистора и подключен к шине нулевого потенциала, затвор подключен к первой адресной шине, а сток соединен с истоком второго запоминающего транзистора, затвор которого соединен со стоками первого запоминающего и первого нагрузочного транзисторов и с затвором второго кагрузочного транзистора, сток 5 которого соединен с затворами первого запоминающего и первого нагрузочного транзисторов, со стоком второго запоминающего транзистора, стоком трайзистора связи, затворкоторого подключен 10 ко второй адресной шине, а исток - к разрядной шине, исток первого нагрузочного транзистора подключен к шине питания; дополнительно введена связь истока второго нагрузочного транзисторас истоком перво го нагрузочного транзистора.Положительный эффект (уменьшениеэффективной площади кристалла путем уп- рощения схемы ячейки памяти) достигается тем, что в предлагаемой схеме элемента па мяти введение связи истока второго нагрузочного транзистора с истоком пеРвогонагрузочного транзистора позволяет йсключить второй транзистор связи с каналом Р-типа и второй ключевой элемент с кана лом Р-типа, при этом функциональные возможности ячейки памяти не изменяются.На чертеже приведена схема предлагаемого элемекта памяти на основе компдементарных МОП-транзисторов.30 Элемент памяти, содержащий два запоминающих транзистора с каналом И-типа 1 и 2; два нагрузочных трайзистора с каналом Р-типа 3 и 4, транзистор связи 5 с каналом И-типа, ключевой транзистор 6 с 35 каналом М-типа, исток которого соединен систоком первого запоминающего транзистора 1 и подключен к шине нулевого потен- циала 7, затвор подключен к первой адресной шине 8, а сток соединен с истоком 40 второго запоминающего транзистора 2, затвор которого соединен со стоками первого запоминающего 1 и первого нагрузочного 3 транзисторов и с затвором второго нагрузочного транзистора 4, сток которого соеди нен с затворами первого запоминающего 1и первого нагрузочного 3 транзисторов, состоком второгозапоминающего транзисто-ра 2, стоком транзистора связи 5, затвор которого подключен ко второй:адресной ши не 9, а исток - к разрядной шине 10, истокпервого нагрузочного транзистора 3 подключен к шине питания 11, а исток второго нагрузочного транзистора 4 соединен с истоком первого нагрузочного транзистора 3.55 Элемент памяти работает следующимобразом.При записи Лог,О:10 1786508 Состояние т анзисто а Состояние на вхо ах Режим Адресная шина 10 Зак ыт Отк ыт Хранение информации в ячейке памятиЗак ыт Отк ыт Контрольное считываниеин о ма ииОтк ыт Отк ыт Составитель С, ВенжикТехред М,Моргентал Корректор Э, Лончакова Редактор Заказ 249 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж,. Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Ф о рмул а изобретен ия Элемент памяти, содержащий два запоминающих транзистора с каналом п-типа, . два нагрузочных транзистора с каналом ртипа, транзистор связи с каналом п-типа, ключевой транзистор с каналом п-типа, исток которого соединен с истоком первого запоминающего транзистора и подключен к шине нулевого потенциала, затвор подключен к первой адресной шине, а сток соединен с истоком второго запоминающего транзистора, затвор которого соединен со стоками первых запоминающего и нагрузочного транзисторов и с затвором второго нагрузочного транзистора, сток которого соединен с затворами первых запоминающего и нагрузочного транзисторов, со сто ком второго запоминающего транзистора,стоком транзистора связи, затвор которого подключен к второй адресной шине, а исток - к разрядной шине, исток первого нагруэочного транзистора подключен к шине пи тания, отличающийся тем,что,сцельюупрощения элемента памяти, исток второго нагрузочного транзистора соединен с истоком первого нагрузочного транзистора.