Обнаружитель битовой ошибки в последовательном цифровом тестовом потоке

,юу Р ) ф,ИЕ ИЗО ыше Вййй 1(,ь (Л ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРМ 1322355, кл, 6 08 С 25/00, 1985,(54) ОБНАРУЖИТЕЛЬ БИТОВОЙ ОШИБКИ В ПОСЛЕДОВАТЕЛЬНОМ ЦИФРОВОМ ТЕСТОВОМ ПОТОКЕ(57) Изобретение относится к цифровым системам передачи-приема информации и может быть использовано при измерении величины битовой ошибки в цифровой системе связи и в цифровой системе записи воспроизведения телеметрической информации. Цель изобретения состоит в пов нии достоверности приема информации путем управления глубиной регенерации входного последовательного цифрового потока, 8 состав устройства входят формирователь импульсов, аналого-цифровой преобразователь, два компаратора, делитель частоты, синхронизатор, два одновибратора, два элемеыта ИСКЛЮЧАЮЩЕЕ ИЛИ, три инвертора, триггер, элемент И, генератор псевдослучайной последовательности. Работа устройства основана на сравнении бит за битом вторым элементом ИСКЛЮЧАЮЩЕЕ ИЛИ априорно известного двоичного числа, записанного в регистры генератора псевдослучайной последовательности, с копией этого сигнала, восста- ф новленной с регулируемым уровнем регенерации и сфазированной с точностью до бита, 2 ил,Изобретение относится к цифровым системам передачи - приема информации и может быть использовано при измерении величины битовой ошибки в цифровой системе связи и в цифровой системе записи - воспроизведения телеметрической информации, касается усовершенствования известного устройства по авт, со, Ь 1322355.Известно устройство, содержащее синхронизатор телеметрического формата, первый и второй одновибраторы, генератор псевдослучайной последовательности, первый и второй элементы ИСКЛЮЧА 1 ОЩЕЕ ИЛИ, первый, второй и третий инверторы, элемент И.Недостатком данного устройстоа является его низкая надежность, которая зависит от точности фаэирования регенерированного испытательного сигнала с копией этого сигнала. Точность фазирования, в свою очередь, зависит ат величины битовой ошибки (о нашем случае до двух ошибочных битов в последовательности), превышение которой не допускается, то есть приводит к необходимости назначать глубину регенерации (изменения характеристик) входного сигнала, в противном случае устройство неработоспособно. Все эта ограничивает область достоверного выделения битовой ошибки. Однако использование корректирующего кода при передаче данных позволит без существенньх изменений характеристик сигнала повысить надежность устройства при работе в широком диапазоне изменения величины битовых ошибок,Цель изобретения - повышение достоверности приема информации путем управления глубиной регенерации входного цифрового потока.На фиг. 1 приведена функциональная схема устройства; на фиг. 2 - временная диаграмма его работы.Устройство (фиг. 1) содержит синхронизатор 1 телеметрического формата, первый 2 и второй 3 одновибраторы, генератор 4 псевдослучайной последовательности, первый 5 и второй 6 элементы ИСКЛ 1 ОЧА 1 ОЩЕЕ ИЛИ, первый 7, второй 8, третий 9 инвертары, элемент И 10, формирователь 24 импульсов, аналого-цифровой преобразователь 25, первый 26 и второй 27 кампараторы, триггер 28, делитель 29 частоты, содержащий четвертый 30 и пятый 31 регистры.Генератор 4 псеодослучайной последовательности содержит первый, второй и третий регистры 11-13.Для работы первого одновибратора 2 к нему подключены первый резистор 14, первая емкость 15 и второй резистор 16. К второму одновибратору 3 подключены третий 5 10 15 20 25 30 35 40 50 55 резистор 17, вторая емкость 18 и четвертыйрезистор 19. К триггеру 28 подключен пятыйрезистор 32. К аналого-цифровому преобразователю 25 подключены шестой ЗЗ и седьмой 34 резисторы, к делителю 29 частоты -восьмой резистор 35, к первому 26 и второму 27 компаратарам -девятый резистор 36.Синхронизатор 1 телеметрическогоформата состоит из пятнадцатираэрядногасдвиговаго регистра 20, пятнадцатиразрядного блока 21 сравнения, блока 22 сумлирования и цифрового кампаратара 23.С помощью переключателя о синхронизаторе 1 телел 1 етрического форматаперемычками задают кад искомой подпоследовательности о потоке телеметрической информации и параллельный кодпорога для цифрового компаратора 23(допустимая величина несовпадения искомойпоследовательности с телеметрической информацией).Формирователь 24 импульсов состоитиз первого 37, второго 38 корреляционныхприемников, аналогового инвертора 39,причем объединенные пероые, а также объединенные вторые входы первого 37 и второго 38 выделитепей сигналов являютсясоответственна первым и вторил входамиустройства. Выход второго приемника 38сигнала подключен к входу аналогового инвертора 39, выход которого объединен с выходом первого приемника 37 сигнала иподключен к первому входу блока 25.Блок 24 служит для формирования импульса, амплитуда которого соответствуетвеличине совпадения подпаследавательности с поступающей информацией, а такжезадержке на 15 бит входного последовательного потока. Выходы блока 24 являютсясоответственно первым и вторым входамиустройства, выход блока 24 - входом блока25. В качестве первого 37 и второго 38 приемников сигналов могут быть использованы, например, корреляционные приемники,в которых перемычками задают код искомойпадпаследооательности в потоке телеметрической информации,Блак 25 предназначен для преобразования напряжения, поступающего на ега охад,о параллельный двоичный код.Первый 26 и отарой 27 кампараторыпредназнач иы для выявления соответствия 8-разрядных кодовых сигналов их копиям, дпя чего входы для исследованиясигналов(АОА 7) первого компаратарао 26подключен ы к соответствующим (1-8) выходами блока 25, причем на входы пероогокампаратара 26 сигнала (ВО-В 7) поступаеткад, соотоетстоующий логической "1" (о нашем случае 11101000), входы второго 27компаратора 27 (А 0-А 7) соединены с выходами (1-8) блока 25, а на входы БО-В 7 поступает код, соответствующий логическому "0(в нашем случае 00010111), Сигналы (код) на входах ВО - В 7 первого 26 и второго 27 компараторов задаются перемычками.Делитель 29 чзстоты обеспечивает задержку синхроимпульса на длину слова (15 бит), для чего первый (01) выход четвертого регистра 30 соединен с обьединенными (С 1, С 2) входами пятого регистра 31, второй выход (С 22) четвертого регистра 30 соединен с входом записи (Ч 1), объединенные входы (С 1, С 2) подключены к второму входу чувствительного элемента, первый вход пятого регистра 31 соединен с объединенными входами, вторым синхронизатора 1 теле- метрического формата, входом второго одновибратора 3, первым входом генератора 4 псевдослучайной последовательности, четвертым (С) входом триггера 28.Триггер 28 предназначен для фазирования входного последовательного цифрового потока с задержанным с точностью до бита, для чего первый вход 0 триггера 28 соединен с выходами первого 26 и второго 27 компаратооов, а второй вход триггера 28 подключен к выходу делителя 29 частоты.Второй одновибратор 3 служит для формирования коротких импульсов, определяющих время анализа каждого бита тестового сигнала, для чего второй вход элемента И 10 подключен к выходу второго одновибратора 2.Элемент И 10 служит для формирования сигнала ошибки, причем на первый вход этого элемента поступает сигнал сравнения битов через третий инвертор 7 с выхода второго 6 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.Работа устройства основана на сравнении бит за битом вторым элементом 6 ИСКЛЮЧАЮЩЕЕ ИЛИ априорно известного двоичного числа, записанного в регистры генератора 4 псевдослучайной последовательности, с копией этого сигнала, сфазированной с точностью до бита и восстановленного с регулируемым уровнем регенерации в любом диапазоне величин битовой ошибки.Последовательный цифровой поток (сигнал А на фиг, 2) в виде псевдослучайной последовательности, порожденной, например, примитивным многочленом Р(х) = Х + Х+1, поступает на первый вход чувствительного элемента 24, на второй вход которого поступают сигналы битовой синхронизации (сигнал Б на фиг. 2). Под возведением шума канала имеют место ошибки (ложные "вставки" и "выпадения" битов) в цифровом потоке, в результате чего5 10 15 20 уровень сигнала (сигнал В на фиг. 2) на вы.ходе чувствительного элемента 24 изменяется, причем сигнал положительной полярности соответствует выделению логической "1", отрицательной - "0".Блок 25 формирует (сигнал Г, фиг. 2) 8-разрядный параллельный двоичный прямой код, в результате сравнения которого в первом 26 и втором 27 компараторах появляется сигнал высокого либо низкого уровня, который поступает на вход О триггера 28, на второй вход (С) которого поступает сигнал синхронизации с выхода делителя 29 частоты, в результате чего на выходе триггера 28 появляется сфазированный до битасигнал (сигнал Д, фиг, 2), который поступает на первый вход синхронизатора 1 телеметрического формата,Синхронизатор 1 телеметрического формата реагирует на пятнадцатираз 25 30 35 40 45 50 рядную последовательность вида 001001000111000 и допускает до двух ошибочных битов в этой последовательности. После обнаружения этой подпоследовательности синхронизатором 1 телеметрического формата сигнал с его выхода поступает на вход первого одновибратора 2 (сигнал Е, фиг.2), на инверсном выходе которого формируется отрицательный сигнал, поступающий на второй и третий инверторы 8 и 9 (сигнал Ж, фиг. 2).После появления сигнала на выходах второго и третьего инверторов 8 и 9 в первый, втооой и третий регистры 11-13 генератора 4 псевдослучайной последовательности осуществляется запись числа 1111111111. На третий вход генератора 4 поступают сигналы синхронизации с выхода делителя 29 частоты.Сигнал с первого выхода генератора 4. сфазированный с испытательным сигналом (сигнал 3, фиг. 2), поступает на первый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6, на второй вход которого поступает тест-сигнал; Сигнал с выхода второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 поступает на первый инвертор 7 (сип ал И, фиг, 2), на выходе которого формируется сигнал сравнения битов двух потоков. Сигнал ошибки формируется на выходе элемента И 10(сигнал К, фиг, 2), причем на первый вход этого элемента поступает сигнал сравнения битов,На второй вход элемента И 10 поступа- ют короткие импульсы, формируемые вторым одновибратором 3. Импульсы с выхода второго одновибратора 3 появляются в середине сравниваемых битов. Первый и второй входы генератора 4 псевдослучайной последовательности подключены к входам первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5, 1758657выход которого соединен с четвертым входом генератора 4.Положительным аффектом при введении дополнительных элементов в устройство являются повышение достоверности принимаемых решений, а также расширение функциональных возможностей устройства (управление уровнем регенерации цифрового потока).Мерой достоверности принятых сообщений служит вероятность трансформации сообщения, т.е вероятность неправильной регистрации принятых сообщений.Очевидно, что оптимальное устройство оценки достоверности принятых .сообщений должно выносить решение или давать оценкудостоверности принятых сообщений на основе анализа апостериорных распределений вероятностей принятых сигналов. Сообщения, которые имеют апостериорную вероятность ниже заданной, относятся к группе недостоверных.Доверительная вероятность ошибки определяется выражениемРф( е ), (1) где р - вероятность искажения одного бита последовательности;о - вероятность правильного приема бита,е - допустимая ошибка оценки достоверности цифрового потока; Р - достоверная вероятность оценки;Ф - функция Лапласа,Формула и зоб ретен и яОбнаружитель битовой ошибки в после 5 довательном цифровом тестовом потоке поавт. св. М 1322355, о т л и ч а ю щ и й с я тем,что, с целью повышения достоверности приема информации путем управления глубиной регенерации входного цифрового10 потока, в него между первым информационным входом устройства и объединеннымипервыми входами второго элемента ИСКЛОЧАЮЩЕЕ ИЛИ и синхронизатора введены формирователь импульсов, выход5 формирователя импульсов подключен к входу аналого-цифрового преобразователя, делитель частоты, вход которого обьединен свторым входом формирователя импульсов,объединенные синхронизирующие входы20 триггера и аналого-цифрового преобразователя, второй вход синхронизатора телеметрического формата, вход второгоодновибратора, первый вход генераторапсевдослучайной последовательности под 25 ключены к выходу делителя частоты, выходыаналого-цифрового преобразователя подкл)очены к соответствующим входам первого и второго компараторов, обьединениыевыходы которых подключены к информаци 30 онному входу триггера, выход которого соединен с первым входом второго элементаИСКЛЮЧАЮЩЕЕ ИЛИ.1758657 Составитель Г.ПантелеевТехред М.МоргенталКорректор М.Петрова Редактор А.Маковская Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 3001 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5