Функциональный преобразователь

1709 СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 44 1)5 6 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИ тут им. сти К АВТОРСКОМУ СВИДЕТЕЛЬСТ(71) Киевский политехнический инсти 50-летия Великой Октябрьской социали ческой революции(56) Авторское свидетельство СССР М 1487065, кл. 6 06 Е 7544, 1988.Авторское свидетельство СССР В 1587500, кл, 6 06 Г 7/544, 1988.(57) Изобретение относится к вычислительной технике, в частности к устройствам вычисления функций, и может быть использовано в ЭВМ в качестве сопроцессора для вычисления произвольных функций или как самостоятельное устройство в системах цифрового автоматического управления,Изобретение относится к вычислительной технике, в частности к устройствам вычисления функции, и может быть использовано в ЭВМ в качестве сопроцессора для вычисления произвольных функций или как самостоятельное устройство в системах цифрового управления.Целью изобретения является расширение функциональных возможностей эа счет воспроизведения значений функции по зна-, чениям другой без предварительного вычисления аргумента.Блок-схема преобразователя представлена нв чертеже Целью изобретения является расщирение функциональных возможностей за счет воспроизведения значений функции по значениям другой без предварительного вычисления аргумента. Преобразователь содержит регистр аргумента, два входных регистра, две схемы сравнения, регистры верхней и нижней границ, сумматор, два элемента НЕ, три элемента И, элемент ИЛИ, элемент задержки, два триггера, два мультиплексора, дешифратор, группу элементов И, блоки памяти, регистр последовательных приближений, буферный регистр. Сущность работы функционального преобразователя состоит в том, что в нем реализуется хранение значений нескольких монотонных функ-ций, причем в одноименных ячейках 3 хранятся коды значений функций, соответствующих одинаковому значению аргумента, Это позволяет по известному значению одной функции воспроизводить любую другую. 1 ил ОПреобразователь содержит регистр ар-бд гумента 1, первый информационный вход 2, С) вход запуска 3, триггер 4, входные регистры5 и 6, второй и третий информационные входы 7 и 8, элемент И 9, регистр нижней границы 10, регистр верхней границы 11, сумматор 12, схему сравнения 13, регистр последовательных приближений 14, блоки памяти 15.1 - 15.К, элемент НЕ 16, схему сравнения 17, элемент И 18, элемент ИЛИ 1.9, сигнальный выход 20, мультиплексор 21, триггер 22, алемент НЕ 23, элемент И 24, выход 25 элемента И 24, буферный регистр 26, мультиплексор 27, дешифратор 28, груп 1709303пуэлементов И.29.1-29.К,инверсный выход 30 триггера 4, вход 31 тактовых импульсов, выход 32 элемента И 9, элемент задержки 33 с выходом 34, выход результата 35.Функциональный преобразователь работает следующим образом,8 исходном состоянии в первом блоке памяти 15.1 записаны значения агрумента Х, в каждом из остальных блоков памяти 15. (1=2,К) - соответствующие им значения монолитных функций у(Х)(всего устройство позволяет воспроизводить К различных мо. нотонных функций у(Х, Первый триггер 4 находится в нулевом состоянии, второй триггер 22 - в единичном, все разряды регистра 1 аргумента - в единичном состоя- нии, а все разряды буферного регистра 26 - в нулевом состоянии (чтобы исключить ложное срабатывание устройства а первом такте), Кроме того, все разряды регистра 11 верхней границы находятся в единичном состоянии, а все разряды регистра 10 нижней границы - в нулевом состоянии.При необходимости вычисления значения функции уь соответствующего значению заданного аргумента, на первый информационный вход 2 устройства подается код аргумента. а на второй информационный вход 7 - код первого блока памяти, состоящий из нулей, на третий информационный вход 8 - код блока памяти, в котором хранится значение требуемой функции у (т.е, число- 1), Одновременно .на вход 3 запуска устройства подается единичный сигнал, по которому производится запись укаэанной информации соответственно на регистр 1 аргумента, первый 5 и второй Б входные регистры (переключение регистра 1 осуществляется по заднему фронту синхроимпульса, а регистров 5 и 6 - по переднему фронту), сброс второго триггера 22 в нуль и установка первого триггера 4 в единицу, сигнал с прямого выхода которого открывает второй элемент И 9 для прохождения синхроимпульсов с входа 31 на входы элементов И 29 группы, на вход элемента И 18 и на вход элемента задержки 33, с выхода 34 которого задержанные синхроимпульсы поступают на регистры верхней 11 и нижней 10 границ. А также поскольку на выходе элемента ИЛИ 19 - нулевой сигнал, то на выходе второго элемента НЕ 23 - единичный сигнал, который, поступая на вход третьего элемента И 24, открывает последний для прохождения синхроимпульсов с выхода 32 второго элемента И 9 на регистр 26, регистр 14 последовательного приближения, Кроме того, так как сигнал с выхода элмента ИЛИ 19 является управляющим для второго мультиплексора 21, то на вход де 10 152040 45 50 всех остальных блоков памяти 15 поступает нулевой сигнал с выхода дешифратора 28).Под действием синхроимпульсов среди кодов, хранящихся в первом блоке 15.1 памяти, реализуется поиск ближайшего к аргументу числа, зафиксированного на регистре 1 аргумента. Указанный поиск осуществляется последовательным выделением интервала, заключающего в себе искомый код, поичем на каждом шаге величина упомянутого интервала уменьшается в даа раза,Адреса,; о которым хранятся а первом блоке 15.1 памяти верхняя и нижняя границы интервала, фиксируются соответственно на регистрах 11 и 10, В каждом такте адреса с указанных регистров 10 и 11 поступают навходы сумматора 12, код с выхода которого со сдвигом на один разряд а сторону младших разрядоа фиксируется на регистре 14последоаательнх приближений, Код аргумента, считанный с первого блока 15.1памяти, поступает через первый мультиг 1 лексор 27 (на управляющий вход мультиплексора 27 поступает код с выхода регистра 5 через мультиплексор 21, т.е. а данном случае код 00) на вход регистра 26,где фиксируется по заднему фронту синхроимпульса. С выхода регистра 26 указанныйкод поступает на вход первой схемы сравнения 17, где сравнивается с кодом аргумента, заданного на регистре 1 аргумента. Если считанный код совпадает с кодом поступившего аргумента, то на выходе признака равенства первой схемы сравнения 17 формируется единичный сигнал, который свидетельствует о том, что искомое ближайшее найдено, а его адреС заФиксирован на регистре 14 последовательных приближений.Если считанный код больше кода поступившего аргумента (на выходе признака неравенства схемы сравнения 17 при этом формируется единичный сигнал), то искомый ближайший меньший к заданному код хранится а интервале адресов, зафиксированных на регистрах 10 и 14, а а противномслучае - на регистрах 14 и 11. Соотаетственно а первом случае будет произведен прием информации из регистра 14 на регистр 11, ао втором - по сигналу выхода первого элемента НЕ 16 информация из регистра 14 последовательных приближений записчаашифратора 28 коммутируется содержимоерегистра 5. т,е. в данном случае код 0.,0, а следовательно, только на первом аыходедешифратора 28 будет присутствовать еди 5 ничный сигнал, что обеспечивает подачу синхроимпульсоа через элемент И 29.1тслько на вход блока памяти 15.1 (на входывсех остальных элементов И 29 группы, а соответственно и на стробирующие входыется на регистр 10 нижней границы. Причем запись информации в регистры 10 или 11 осуществляется по заднему фронту сдвинутого синхроимпульса,Описанная процедура повторяется до тех пор, пока на выходе признака равенства первой схемы сравнения 17 не будет сформирован сигнал единичного уровня, либо код на выходе сумматора 12 не сравнивается с содержимым регистра 10 нижней границы, т.е, пока на выходе второй схемы сравнения 13 либо на выходе признака равенства первой схемы сравнения 17 не появится единичный сигнал, коорый поступает на вход элемента ИЛИ 19 (с выхода второй схемы сравнения 13 единичный сигнал на вход элемента ИЛИ 19 поступает через элемент И 18, чтобы исключить ложное срабатывание устройства при переключении регистров 10 и 11 и сумматора 12).Единичный сигнал с выхода элемента ИЛИ 19 поступает через второй элемент НЕ 23 на вход элемента И 24, блокируя таким образом прохождение синхроимпульсов на регистр 14 последовательных приближений и регистр 2 б.Одновременно единичный сигнал с выхода элемента ИЛИ 19 поступает на управляющий вход мультиплексора 21, обеспечивая подключение на вход.дешифратора 28, а также на управляющий вход мультиплексора 27 кода, зафиксированного на втором регистре б, т,е, в данном случае када числа (1-1), Таким образом, к началу следующего такта только на 1-м выходе дешифратора 28, а следовательно, на входе только элемента И 29.1 из.группы будет присутствовать единичный сигнал.В следующем такте производится считывание из блока 15,1 памяти содержимого ячейки, адрес которой зафиксирован на регистре 14 последовательных приближений. Т.е, на выход блока 15. памяти считывается код значения функции у 1, соответствующего значению аргумента из блока 15.1 памяти, т.е, равному или ближайшему меньшему к заданному аргументу. С выхода блока 15. памяти указанный код значения функции поступает через мультиплексор 27 на выход 35 результата. Одновременно с этим на сигнальный восход 20 устройства поступает единичный сигнал с выхода элемента ИЛИ 19, свидетельствуя о том, что на выходе 35 результате устройства находится искомый код значения функции, В этом же такте по заднему фронту синхроимпульса под воздействием единичного сигнала с выхода элемента ИЛИ 19 устанавливается в единицу триггер 22,единичный сигнал с прямого выхода которого сбрасывает в нуль первыйния аргумента Х 25 30 первый и второй мультиплексоры, причеминформационный вход регистра аргумента соединен с первым информационным вхо 35 соединен с входом первого слагаемого сум матора, ход второго слагаемого которого соединен с выходом регистра нижней границы 45 50 55 5 10 15 триггер 4, и схема приходит в исходное состояние,При необходимости вычисления значения функции у 1(Х), если задано значение другой функции у(Х) (1, Я 1, К, ."1) (например, если задано Значение т 9(Х), а требуется найти значение п(Х, то производится аналогичная процедура, за тем исключением. что на второй информационный вход 7 устройства подается код (1-1), на третий.информационный вход 8 - код (1-1), а на первый информационный вход 2 - код значения функции у 1(Х). При этом В блоке 15. памяти производится поиск ячейки, сбдержащей значение функции уь равное или ближайшее меньшее к заданному, и по адресу найденной таким образом ячейки из блока 15. памяти считывается искомое значение функции у 1(Х) без промежуточного вычисления значеФормула изобретения Функциональный преобразователь, содержащий первый и второй блоки памяти, первую и вторую схемы. сравнения, регистр последовательных приближений, регистр аргумента, сумматор, регистр нижней границы, регистр верхней границы, первый и второй триггеры, с первого по третий элементы И, элемент ИЛИ, элемент задержки и дом преобразователя, вход запуска которого соединен с входом установки в единицу первого тригггера и входом синхронизации регистра аргумента, выход которого соединен с первым входом первой схемы сравнения, выход регистра верхней границы и первым входом второй схемы сравнения, вь 1 ход признака равенства которой соединен с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента И, входом синхронизации второго триггера и входом, элемента задержки, выход которого соединен с входами синхронизации регистров верхней и нижней границ, первый и второй входы второго элемента И соединены соответственно с входом тактовых импульсов преобразователя и прямым выходом первого триггера, инверсный выход которого соединен с входами установки регистров верхней и нижней границ, выход первого элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с сигнальным выходом преобразователя, выход сумматора соединен со сдвигом на один разряд в сто1709303 7рону младших с вторым входом второй схемы сравнения и информационным входом регистре последовательных приближений, выход которого соединен с адресными входами первого и второго блоков памяти и информационными входами регистоов верхней и нижней границ, выходы первого и , второго блоков памяти соединены . соответственно с первым и вторым информационными входами первого мультиплексора, о т л ич а ю щ и й с я тем, что, с целью расширения функциональных воэможностей за счет воспроизведения значений функции по значениям другой беэ предварительного вычисления аргумента, в него введены с третьего по к-й блоки памяти, где к - количество вычисляемых функций, группа элементов И, буферный регистр, первый и второй входные регистры, дешифратор и два элемента НЕ, причем первый и второй информационные входы второго мультиплексора соединены с выходами соответственно первого и второго входных регистров, информационные входы которых соединены соответственно с вторым и третьим информационными входами преобразователя, вход запуска которого соединен с входами синхронизации первого и второго входных регистров и второго триггера, выход признака неравенства первой схемы сравнения соединен с входом разрешения записи регистра верхней границы и входом первого элемента НЕ, выход которого соединен с входом разрешения записи регистра нижней границы, еыход признака равенства первой схемы сравнения соединен с вторым входом элемента ИЛИ, выход которого соединен с управляющим входом второго мультиплексора, информационным входом 5 второго триггера и входом второго элементаНЕ. выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом второго элемента И, прямой выход и вход установки в ноль 10 второго триггера соединены соответственно с входом установки в ноль первого триггера и входом запуска устойства, выход третьего элемента И соединен с входами синхронизации буферного регистра и реги стра последовательных приближений, выход которого соединен с адресными входами с третьего по к-й блоков памяти, выходы которых соединены с информационными входами соответственно с третьего по 20 к-й первого мультиплексора, выход которого соединен с выходом результата преобразователя и информационным входом буферного регистра, вход установки и выход которого соединены соответственно с ин версным выходом первого триггера и вторым входом первой схемы сравнения, выход второго мультиплексора соединен с управляющим входом первого мультиплексора и входом дешифратора. выходы которого сое динены с первыми входами соответствующих элементов И группы,.вторые входы и выходы которых соединены соответственно с выходом второго элемента И и входами стробирования соответствующих блоков па мяти1709303 Корректор М.Кучерява дактор Н,Коля оизводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 10 Заказ 426 ВНИИПИ Госуд Составитель А,Зори Техред М.Моргентал Тиражвенного комитета по изобр 113035, Москва, Ж, Рауш Подписноениям и открытиям при ГКНТ СССРая наб 4/5