Устройство для вычисления функций

(5 ПИСАНИЕ ИЗОБРЕТЕН МУ СВИДЕТЕЛЬСТ К АВТО(54) УСТРОЙСТВО ДЛ ФУНКЦИЙ57) Изобретение относ числительной техники и зовано в ЭВМ и систем Целью изобретения яв Эта цель достигается те содержащее регистр 1, матор 8, введены квад умножения и возведен элементов задержки 3, 3 ил. Я ВЫЧИСЛЕНИ й инст О бд СР 3 вараиетнаа 3 а 3 цца ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР 21) 4776843/24(56) Авторское свидетельство СССРМ 1104510, кл. 6 06 Р 7/548, 1982.Авторское свидетельство СССРМ 1140115, кл. 6 06 Е 7 Ю 48, 1984. ится к обла может быть ах потоково ляется упро м, что в устр блок памяти ратор 2, бл ия в квадрат9, 10-13, 1 з. сти выисполь го типа. щение, ойство, 7, сумоки 4-6 , шесть п.ф-лы, 3 1709304Изобретение относится к вычислительной технике и может. быть использовано в ЭВМ и системах потокового типа для аппаратной реализации функционально-полного класса элементарных Функций,Существуют различные методы воспроизведения функций; полимиальные;таблично-полимиальные; таблично-алгоритмические.Известно устройство, реализующее таблично-полимиальные алгоритмы, содержащее блок памяти, регистры младшей и старшей части аргумента, два регистра слагаемых, мультиплексор. сумматор и блок управления.Недостатком устройства является низкая точность.Известно то 3 ке устройство содержащее блок постоянной памяти, четыре регистра и сумматор.Это устройство реализует полимиальный алгоритм, однако имеет очень низкое быстродействие из-за большого числа операций умножения и последовательно-параллельного метода умножения, который характеризуется значительным временем умножения,Наиболее близким по технической сущности является устройство, содержащее два блока памяти, счетчик адреса, два коммутатора, два регистра, два сумматора, элемент задержки, два умножителя, дешифратор, схему сравнения, элемент И и генератор импульсов, причем генератор импульсов через элемент И соединен с входом счетчика, выход которого соединен с входом дешифратора и схемы сравнения, первый выход дешифратора соединен с первым входом первого коммутатора, а второй с входом первого и второго блоков памяти и первым входом второго коммутатора, первый и второй выходы первого коммутатора соединеныс первым, и вторым выходами первого умножителя, выход которого соединен с входом первого сумматора, второй вход которого соединен с третьим выходом первого коммутатора, а третий выход с первым выходом второго коммутатора, второй и третий выходы которого соединены с первым и вторым входами второй схемы умножения, выход которой соединен с первым входом второго сумматора, а второй вход соединен с четвертым выходом второго коммутатора, выход второго сумматора соединен с входом второго блока памяти.Недостатком устройства является большой расход оборудования и малое быстродействие, обусловленное невозможностью работы в токовом режиме, Цель изобретения - сокращение аппаратурных затрат. Цель достигается тем, что в устройство,содержащее блок памяти, сумматор, регистр, введены квадратор и три блока умножения и возведения в степень и шесть 5 элементов задержки, причем вход аргумента соединен с входом регистра и входом квадратора, выход квадратора соединен с первым входом первого и через первый элемент задержки с первым входом второго 10 блоков умножения и возведения в степень,второй вход первого блока умножения и возведения в степень.соединен с первым выходом регистра, третий вход первого блока умножения и возведения в степень сое динен с выходом квадратора. второй входвторого блока умножения и возведения в степень соединен с первым выходом первого блока умножения и возведения в степень, второй выход которого соединен с третьим 20 входом второго блока умножения и возведения в степень, первый и второй входы третьего блока умножения и возведения в степень соединены с первым и вторым выходами первого блока умножения и возве дения в степень, а третий вход с вторымвыходом второго блока умножения и возведения в степень, второй выход регистра, выход квадратора, первый и второй выходы первого и второго блоков умножения и воз ведения в степень соответственно черезпервую, вторую, третью, четвертую и пятую линии задержки, а первый и второй выходы третьего блока умножения и возведения в степень непосредственно соединены с пер вым, втооым, третьим, четвертым, пятым,шестым, седьмым и восьмым входами блока памяти, выход которого соединен с входом сумматора.В устройстве для вычисления функций 40 блок умножения и возведения в степень содержит два квадратора, вычитатель, сумматор-вычитатель и линию задержки, причем первый и второй выходы блока соединены с первыми и вторыми входами квадратора, 45 входы кдторых соединены соответственно спервыми и вторыми входами вычитателя и сумматора-вычитателя, а третий вход сумматора-вычитателя соединен через линию задержки с третьим входом устройства, 50 В известных устройствах используетсяпараллельный код и для возведения в степень и умножения приходится испольэовать матричные умножители, В зависимости от требуемого быстродействия их число может 55 меняться, В прототипе полином разбивается на две группы, что требует два матричных умножителя, т,е. 2/и/5 п+4 О элементов И.8 предлагаемом устройстве используется последовательный код и для построения устройства необходимо 7 х/7 п+1/, т,е. вд = - = 0,2 и раз меньше. В то же вре 10 пг49мя быстродействие устройства в целом оказывается не ниже чем в прототипе; Например для п=16 и в=8(степень полинома) име- ют Тп.рот = 41 ум + 21 сум = 6 ЕВ предлагаемом устройстве результат будет "Оформироваться через 14 к, т.е, д = = 2 314раз меньше.На фиг. 1 приведена схема устройствагде обозначены регистр 1, квадратор 2, элементы задержки 3,9,10,11,12,13, блок 4,5,6умножения и возведения в квадрат, блок 7памяти, суммзтор 8,При этом вход 1 устройства соединен свходами регистра 1 и блока возведения в 20квадрат 2, выход блока возведения в квадрат соединен свходом элемента задержки3, входами 2 и 3 блока умножения и возведения.в квадрат 4, вход 1,. которого соеди. нен с первым выходом регистра 1, и 25элементом задержки 9, выход элемента задержки 3 соединен с первым входом блокаумножения и возведения в квадрат 5,.второй и третий входы которого соединены спервым и вторым выходом блока умноже Ония и возведения в квадрат, которые дополнительно подсоединены к первому ивторому блоку умножения и возведения вквадрат 6, к элементам задержки 10 и 11,первый и вторОй выходы блока умноженияи возведения в квадрат 5 соединены с входами элементов задержки 12 и 13, второйвыход дополнительно соединен с третьимвходом блока умножения и возведения встепень 6, второй выход регистра 1, выходы 4 Оэлементов задержек 10-13 и первый, второй выходы блока умножения и возведенияв степень 6 соединены соответственно спервым и так до восьми входов блока памяти 7, выход которого соединен с входом 45сумматора 8, управляющие входы узлов соединены с входом Со устройства,На фиг. 2 изображена схема блока,умножения и возведения в квадрат. Блок содержит квадраторы 141 и 14 г, вычислитель 50143, сумматор-вычислитель 144, элемент задержки 145,Нз фиг. 3 изображена схема возведенияв квадрат, которая включает регистр 15, иоднозарядных умножителей 16, и комбинационных сумматора в двоичном избыточномкоде О и 0-1 коммутирующих ячейки 18.Устройство работает следующим образом,Аргумент х последовательным кодом старшими разрядами вперед поступает на вход регистра 1 и квадратора 2. На выходе квадратора формируется значение х, Выдача результата осуществляется после овальным двоичным знакоразрядным кодом, начиная со старших разрядов. Для,представления разряда используются цифры ( - 1, О, 1). Кодирование отрицательной и положительной единицы пространственное, т,е, отрицательная единица передается по одной шине,.а положительная по другой, нуль кодируется отсутствием сигналов на обоих проводах. На фиг, 1 выходы для упрощения схемы однопроводные, И так сформированное значение х поступает нз первый вход блока умножения и возведения в квадрат 4 (фиг,2), на второй вход поступает аргумент. Так как в квадраторе результат формируется с задержкой, то и аргумент х на вход блока 4 поступает не с входа, а с первого выхода регистра 1, что и обеспечивает требуемую задержку.На первом квадраторе формируется квадрат суммы входных а 3 огументов. В нашем случае (х+х ) = х +2 х + х . В котором квадрат разности (х-х )=х - 2 х + х . На выходе вычислителя соответственно формируется (х + 2 х + х - х + 2 х - х = 4 х"), а наг 3 4 г 3 4выходе сумматора-вычислителя формируется.величина(х +2 х +х +х - 2 х +х )2 х.г 3 4 2 4 Е = 2 х, Элемент задержки 145 обеспечивает поступление разрядов х синхронно с формированием результатов на выходах квадраторов 141 и 14 г и умножение х на 2.Во втором блоке умножения и возведения в квагдрат 5 организуется вычисление(х +х 3) =х +2 х +х и(х - х 3)=х - 2 х +х, т,е. формируются величины 4 х и 2 х,В третьем блоке б формируется соответственно величины 4 х и 2 х . Текущие разря 4 8ды величин х, х, х, х, х, х, х, х поступаютг 3 4 5 6 7на входы блока памяти 17 через элементы задержки, которые обеспечивают поступление разрядов с одинаковыми весами и в совокупности образуют адрес ячейки, В каждую ячейку записана следующая информацияИными словами в каждой ячейке записана сумма коэффициентов полинома= аох + а 1 х + агх + азх + а 4 х + а 5 х +3 4абх + атх, каждый из которых умножен на7 8текущий разряд аргумента х, равного (-1, О, 1). После суммирования значения ячейки с содержимым сумматора результат сдвигается по заднему фронту сигнала Со и вычисляются следующие разряды степеней аргумента, После вычисления всехразрядов на сумматоре образуется значение полинома ., Выдача может производиться в парал 1709304лельном коде через и+8 тактов или в последовательном коде через 8 тактов, При этом полученнйй старший разряд в дальнейшем не изменяется и сразу может обрабатываться, 5На фиг. 2 показана схема блока умножения и возведения в квадрат. Блок работает следующим образом. Информация с входов 1 и 2 поступает на сумматоры 141 и 142, при этом информация с входа 2 перекрещена, т.е. 10 осуществляется операция вычитания. После возведения в квадрат результаты суммируются на сумматоре 14 ь и сумма через элементы задержки, обеспечивающие одновременность выдачи информации на 15 первом и втором выходах, поступает на выход 1. На сумматоре 146 осуществляется сложение результатов возведения в квадрат с одновременным вычитанием числа; поступающего на вход 3. Так как задержка сумма тора 146 выше сумматора 146, то она поступает на выход без дополнительной задержки.Блок возведения в квадрат работает следующим образом, Исходное число посту пает в последовательном избыточном двоичном коде, начиная со старших разрядов. Число разрядов равно ( = 8, 16 и т.д,), Синхроимпульсы М построены так, что появляются в момент прохождения одноименного 30 разряда(М 1 в момент прохождения первого разряда, М 2 второго и т.д,). Количество импульсов М может превышать число разря-. дов кратно , например, = 8, и = 8, 16, 24 и т,д. Это связано с возведением в квадрат с 35 требуемой точностью. Если и, то с кратностьюимпульсы появляются в одно время, но в разных циклах. Например,- 8, а и. Тогда М 1 появляется в первом такте первого цикла, М 9 появляется в первом такте,40 но второго цикла, М п - первом такте третьего цикла. Так как в третьем цикле все импульсы завершаются, то схема,возвращается в исходное состояние. Число импульсов (количество циклов) определяется тре 45 буемой точностью. Например, в рассматриваемом случае число последовательно включенных квадраторов равно четырем, =8, тогда и - 16. В квадраторе первой ступени будут использованы следующие импульсы; на первой ступени М-Мя, на второй - Мэ-М 9,Возведение в кваДрат осуществляется следующим образом.В первом множителе осуществляется 55 умножение первого разряда множителя на все разряды множимого (в случае квадрата множимое и множитель равны), т.е. формируется первое частичное произведение, на втором умножителе - второе и т.д. На сумматорах 17, 17217 осуществляется сложение полученных частичных произведений.Так как первый разряд получается в нем сзадержкой на такт, то старший разряд истинного произведения получается через дватакта, то первый квадрат получается с задержкой на два тактаТак как информация поступает на следующий квадрат с задержкой на два такта, тов квадраторах следующего уровня используются импульсы: 1-я ступень Мз-Мю; 2-яступень МБ-М 11; на третьем уровне 1-я ступень Мь-М 12; 2-я ступень Мт-М 1 з, четвертый уровень 1-я ступень М 7-М 4; 2-яступень М 9-М б,Так как все импульсы М строго синхронны с. серией Со, то уравнение регистрамиосуществляется именно серией Со.Пусть на квадратор второго уровня подана серия Со, но информация еще не подошла, Тогда и чет сигналов М. Записанная врегистр 15 квадратора информация не обрабатывается (нет сигналов М), то после происшествия определенного времени онавытолкнется из регистра.Для обеспечения синхронного следования информации с серией Со и служат линиизадержки 3,9,10,11,12,13; обеспечивая одновременный приход одноименных разрядов на блок памяти строго по сигналу серииСо,Задержка может быть использована,кроме того, для умножения, деления величины на степень двойки, Например, если первый разряд проходит впервом такте, второйво втором и т,д., то, поставив необходимуюлинию задержки, можно добиться того, чтопервый разряд пройдет во втором такте(деление на два) или в третьем (деление начетыре) и т,д,Следовательно, если удается на блокпамяти подать одноименные разряды величин, это свидетельствует, что веса этих величин равны единице.Оценка расхода оборудования. В прототиие использованы 2 матричных умножителя, что требует 2(и(5 и+4) элементов И. Впредлагаемом устройстве используется последовательный код и для построения устройства необходимо 7(7 л+1) элементов И,10 пт,е. в= - = 0,2 и раз меньше.49 иПо быстродействию для вычисленияполинома потребуется пять умножений вшесть сложений, т.е, фактически Т,р = 11 т(время сложения = время умножения т ).В нашем случае для определения старшего разряда потребуется 12,тактов на возведение в квадрат, 4 на блок умноженияи возведения в квадрат, т.е. всего 12 и потакту на. считывание из памяти и суммиро 16вание, Тпред. " 16 ю т.е. ц = -П 1,4 больше,Формула изобретения1. Устройство для вычисления функций, 5 содержащее блок памяти, сумматор и ресистр, о т л и ч а ю щ е е с я тем, что, с цепью. упрощения, оно содержит квадратор, три блока умножения и возведения в степень и шесть элементов задержки, причем вход ар гумента устройства соединен с информаци- . онными входами регистра и квадратора, выход которого соединен с входом первого операнда первого блока умножения и возведения в степень и через первый элемент 15 задержки с входом первого операнда второго блока умножения и возведения в степень, входы второго и третьего операндов первого блока умножения и возведения в степень соединены соответственно с первым выхо дом регистра и выходом квадратора, вход второго операнда второго блока умножения и возведения в степень - с первым выходом первого блока умножения м возведения в степень, второй выход которого соединен с 25 входом третьего операнда второго блока Умножения и возведения в степень, входы первого и второго операндов третьего блока умножения и возведения в степень соединены соответственно с первым и вторым выхо дами первого блока умножения и возведения в степень, вход третьего операнда третьего блока умножения и возведения в степень - с вторым выходом второго блока умножения и возведения в степень, второй выход регистра - с первым адресным входом блока памяти, с второго по шестой адресные входы которого соединены соответственно через второй-шестой элементы задержки соответственно с выходом квадратора, первым и вторым выходами первого блока умножения и возведения в степень, первым и вторым выходами второго блока умножения и возведения в степень, первый и второй выходы третьего блока умножения и возведения в степень соединены соответственнос седьмым и восьмым адресными входами блока памяти, выход которого соединен с информационным входом сумматора, выход которого соединен с выходом устройства, тактовый вход которого подключен к входам синхронизации регистра, с первого по третий блоков умножения и возведения в степень, квадратора и сумматора.2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что каждый блок умножения и возведения в степень содержит сумматор-вычитатель, вычитатепь, два квадратора и элемент задержки, причем входы первого и второго операндов блока соединены с первыми и вторыми входами квадраторов, выходы которых - соответственно с входами первых и вторых операндов вычитателя и сумматора-еычитателя, выходы которых соединены соответственно с первым и вторым выходами блока, вход третьего операнда которого соединен через элемент задержки с управляющим входом сумматора-вычитатепя,1709304 Составитель В,ЗолотовскийТехред М.Моргентал Коррект тор М.Товтин ароши Производственно-издательский комбинат "Патент". г. Ужгород, ул.Гагарина, 10 Заказ 426 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С 113035, Москва, Ж, Раушская наб., 4/5