Последовательный сумматор

(19) 01) 1 0 НИЯ 1) 14117341) 4765116242) 04.12,896) 30,01,92. Бюл. М 41) Винницкий полит еский институт ство СССР49, 1987,Ь 1 Й СУММ ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР ИСАНИЕ ИЗОБР ТОРСКОМУ СВИДЕТЕЛЬСТ(54) ПОСЛЕДОВАТЕЛЪН АТОР57) Изобретение относится к вычислительной технике, может быть использовано впроцессорах вычислительных машин с повышенной достоверностью обработки инФормации, а также при созданииспециализированных векторных вычислительных машин и является усовершенствованиемизобретения пр авт. св,СССР М. 1411734.Целью изобретения является повышение доя)э 6 06 Е 7/49/8 2стоверности суммирования (эа счет обеспечения контроля входных и выходных кодов с иррациональным основанием (2 и двоичных кодов). Последовательный сумматор содержит регистры сдвига 1, 2, элементы И 3 - 8, одноразрядные комбинационные сумматоры 9, 10, элементы задержки 11, 12, элементы И 13, 14, регистр сдвига 15, элемент ИЛИ 16, регистр сдвига 17, вход 18 разрешения приема операндов сумматора, вход 19 приема первого операнда, вход 20 приема второго операнда, вход 21 разрешения выдачи операндов, вход 22 режимов работы, вход 23 разрешения записи суммы, первь 1 й и второй элементы НЕРАВНОЗНАЧНОСТЬ 24, 25, блок 26 контроля кода, вход 27 контроля первого входного кода. выход 28 контроля второго входного кода, выход 29 выходного кода последовательного сумматора. 2 ил., 2 табл.Изобретение относится к вычислительной технике и может быть использовано в процессорах вычислительных машин с повышенной достоверностью обработки информации, а также при создании специализированных векторных вычислительных машин,Цель изобретения - повышение достоверности суммирования за счет обеспечения контроля входных и выходных кодов с иррациональным основанием К 2 и двоичных кодов,На фиг, 1 изображена структурная схема последовательного сумматора; на фиг, 2 - функциональная схема блока контроля кода.Последовательный сумматор содержит регистры 1 и 2 сдвига, элементы И 3-8, одноразрядные комбинационные суматоры 9 и 10. элементы 11 и 12 задержки, элементы И 13 и 14, регистр 15 сдвига, элемент ИЛИ 16, регистр 17 сдвига, вход 18 разрешения приема операндов сумматора, вход 19 при. - ема первого операнда, вход 20 приема второго операнда, вход 21 разрешения выдачи операндов, вход 22 режимов работы, вход 23 разрешения записи суммы, первый 24 и второй 25 элементы НЕРАВНОЗНАЧНОСТЬ, блок 26 контроля кода, выход 27 контроля первого входного кода, выход 28 контроля второго входного кода и выход 29 выходного кода последовательного сумматора,Блок 26 контроля кода содержит многовходовый элемент ИЛИ 30 и (и+1) элементов Н Е РАВ НОЗ НАЧ НОСТЬ 31 , , 31 п ьВходы первого 1 и второго 2 регистров сдвига соединены с выходами первого 3 и второго 4 элементов И, первые входы которых объединены и подсоединены к входу 18 разрешения приема операндов сумматора, а их вторые входы соединены соответственно с входами 19 и 20 приема первого и второго операндов. К первь 1 м выходам регистров 1 и 2 сдвига подключены первь 1 е входы третьего 5 и четвертого 7 элементов И, вторые входы которых соединены с входом 21 разрешейия выдачи операндов, Вторые выходы регистров 1 и 2 сдвига соединены с первыми входами элементов И 6 и 8, их вторые входы связаны с входом 2, оаэрешения выдачи операндов, а третьи - подсоединены к входу 22 режимов работы, Выходы элементов И 5 - 8 подключены к первым и вторым входам соответственно первого 9 и второго 10 одноразрядных сумматоров, а их третьи входы через элементы 11 и 12 задержки подсоединены к вторым входам одноразрядных сумматоров 9 и 10, первые выходы которых соединены с первыми входами элементов И 13 и 14, вторые входы которых связаны с входом 23 разрешения записи суммы. Третий вход элемента И 14 5 подсоединен к входу 22 режимов работы.Выход элемента И 13 соединен с входом регистра 15 сдвига, выход которого совместно с выходом элемента И 14 подсоединены через элемент ИЛИ 16 к входу регистра 10 17 сдвига, Первые и вторые входы элементов НЕРАВНОЗНАЧНОСТЬ 24 и 25 соединены -, первыми и вторыми выходами регистров 1 и 2 сдвига, а выходы третьего 15 и четвертого 17 регистров подсоединены к 15 первому и второму входам блока 26 контроля кода, к котооым подсоединены первые и вторые входы (и+1) элементов НЕРАВНОЗНАЧНОСТЬ 311 31 п+1. к выходам которых подключен многовходовой элемент ИЛИ 30, 20 Регистры 1 и 2 сдвига являются 2 п-разрядными и предназначены для записи и хранения операндов поступающих из запоминающего устройства поочередно на входы 19 и 20 младшими разрядами вперед.25 Разрядность регистров 15 и 17 сдвига равна(и+1), причем в случае суммирования чисел кода с основанием 2 регистр 15 сдвига применяется для хранения четных разрядов суммы в коде 12, а регистр 17 - для хранения нечетных разрядов суммы. В режиме сложения двоичных 2 п-разрядных кодов результат суммирования хранится в последовательно включенных регистрах 15 и 17 сдвига, обгцая разрядность которых равна 35 2 г+2,В системе счисления с иррациональнымоснованием г 2 в общем случае сдвигаемые числа А и В изображаются следующим образом;А = агдД 22)" е ап.(фп +"ь.гр 2 Р++ ь.п 2"Веса разрядов кода с основанием У 2 50 составляют последовательность степенейоснования(3) 55 Из выражения (3) следует, что четныестепени являются весами разрядов двоичного кода, а нечетные - весами двоичного кода, умноженными на у 2. С учетом этого выражения (1) и (2) можно записать1= - и 1= - и и2В - Р 2 + 1), Ь 1 2,(7) и г Предложенное кодирование позволяет просто и оперативно осуществить контроль на нечетность пар разрядов как входных кодов, так и производить текущий и окончательный контроль выполнения операции Суммирования, Признаком искажения кодовой комбинации является нечетность единиц в паре разрядов комбинации. Код где аь а 1, Ь, Ь 1 а (а, 1) и являются цифрами двоичнокодированной системы счисления с основанием 12;1, ) для 2 п-разрядных чисел йринимают значения) оп+1), -(п 1+3) -3, -1, 1, 3, 5, , (п;1 а (-и, -(и+2), , -4, -2, О, 2, 4(п.Первые члены формул (4) и (5) составляют суммы нечетных разрядов кода, а вторые члены - суммы четных разрядов кода с основанием 2, Несмотря на то, что члены выражений (4) и (5) объединены общим ос-. нованием, они независимы друг от друга, а это позволяет осуществить одновременную независимую параллельную техническую реализацию операции сложения четных и нечетных разрядов операндов, представленных в кодах с основанием 2 и, таким образом, увеличить быстродействие сумматора. В основу работы последовательного сумматора положено сложение двух младших (первого и второго) одновременных разрядов в двоичной системе счисления с иррациональным основанием 2. которое выполняется согласно табл, 1 и 2.Если в качестве разрешенных кодовых операций в двоична-кодированной системе счисления с основанием 12 для кодирования чисел использовать лишь те, которые содержат четное количество единиц, при этом единицы в разрешенной кодовой комбинации расположены парами, например ., 111100110011; ,0011001111, то слагаемые (4) и (5) принимают види-- 1гА = (у 2+ 1),. э 1 21; (6)и25 10 15 20 25 позволяет обнаружить все однократные ошибки.Сумматор может работать в следующих режимах: в режиме сложения операнров, представленных в коде с основанием 2, с одновременным контролем входных кодов (операндов) и выходного кода (результата суммирования) и в режиме суммирования при двоичном поедставлении слагаемых с контролем кодов слагаемых и результата суммирования.Последовательный сумматор в режиме сложения чисел в коде с иррациональным основанием У 2 работает следующим образом.Для приема первого и второго слагаемых А и В, поступающих на выходы 19 и 20 приема первого и второго операндов и приложенных к вторым входам первого 3 и вто-. рого 4 элементов И, к вторым входам которых по входу 18 прикладывается сигнал разрешения записи длительностью 2 п тактов(2 п-разрядность кода с иррациональным основанием), коды первого и второго операндов младшими разрядами вперед через элементы И 3 и 4 поступают в регистры 1 и 2 сдвига, Вследствие этого в первые и вторые разряды регистров 1 и 2 сдвига записывается информация, соответствующая младшим разрядам, умноженным на (12+ 1), выражений (6) и (7) для представления операндов А и В в коде с иррациональным основанием 12. При этом информация, присутствующая в первом и втором младших разрядах регистров 1 и 2 сдвига, считается достоверной, если она представлена в виде 00 или 11, Наличие в первом и втором разрядах регистров 1 и 2 сдвига комбинаций 01 или 10 свидетельствует об искажении информации в данных разрядах операндов А и В, Поскольку непосредственно к выходам первого и второго разрядов регистров 1 и 2 сдвига подсоединены входы элементов НЕРАВНОЗНАЧНОСТЬ 24 и 25, то в случае присутствия в данных разрядах информации 01 и 10 на выходах 27 и 28 элементов НЕРАВНОЗНАЧНОСТЬ 24 и 25 возникают единичные сигналы, свидетельствующие о невыполнении(или прекращении) операции сложения, Достоверная информация (00, 11) в младших разрядах регистров 1 и 2 сдвига не приводит к появлению на выходах 27 и 28 единичных сигналов, что является необходимым условием операции суммирования, 55 Сложение первых и вторых младших разря-дов регистров 1 и 2 сдвига происходит параллельно и для первых разрядов осуществляется по табл, 1, а для вторых разрядов - по табл. 2 и начинается в момент10 появления сигналов на входах 21 и 22, вследствие чего информация первых и вторых разрядов операндов А и В, пройдя через элементы И 5 и 7, а также элементы И 6 и 8, поступает на первый и второй входы одноразрядных сумматоров 9 и 10, Если на первом и втором входах сумматоров 9 и 10 присутствуют "0", "1" или "1", "0", на первых выходах (суммы) сумматоров появляются единичные сигналы, которые при наличии разрешающего сигнала на входе 23 проходят через элементы И 13, 14 и записываются в регистры 15 и 17 сдвига для хранения результата суммирования, На вторых выходах переноса сумматоров 9 и 10 при этом имеются нулевые сигналы, Если на первом и втором входах сумматоров 9 и 10 имеется "1", "1", то на вторых выходах переноса появляются единичные сигналы, которые задерживаются элементами 11 и 12 задержки на время поступления в первый и второй разряды регистров 1 и 2 сдвига информации третьего и четвертого разрядов операндов А и В, Смена содержимого первого и второго разрядов регистров 1 и 2 сдвига осуществляется путем сдвига на два разряда вправо Операндов А и В вследствие приложения актовых импульсов. Привтором такте суммированияосуществляется сложение одновременных(третьего и четвертого) разрядов А и В,информация О которых поступает на первый и второй входы одноразрядных сумматоров 9 и 10 при наличии сигналов на входах 21 и 22 соответственно выдачи операндов и режимов работы, Однако в отличие от первого такта в данном случае на третьих входах сумматоров 9 и 10 могут присутствовать единичные сигналы переноса, в этом случае присутствие единичных сигналов на трех входах сумматоров 9 и 10 вызывает появление единичных сигналов как на первых выходах (суммы), так и на вторых выходах (переноса). При этом выходные сигналы первых выходов как вторые разряди результатов суммы четных и нечетных разрядов записываются в регистры 15 и 17 сдвига при наличии разрешающего сигнала на входе 23, а сигналы переноса задерживаются элементами 11 и 12 задержки и принимают участие в работе одноразрядных сумматоров 9 и 10 в третьем такте суммирования, когда в первом и втором разрядах регистров 1 и 2 сдвига находится информация о пятом и шестом разрядах операндов А и В, Процесс суммирования в последующих тактах аналогичен рассмотренному. Исключение составляет последний такт, в котором единичный сигнал присутствует тольо на третьем входе сумматоров 9 и 10, обусловленный сигналом переноса, В процессе по 25 30 35 40 45 50 55 тактного сложения операндов А и В систематически осуществляется контроль входного кода с помощью элементов НЕРАВНОЗНАЧНОСТЬ 24 и 25 и, наряду с этим потактно выполняется контроль правильной работы сумматоров 9 и 10, Если сумматоры 9 и 10 работают беэ сбоев, то при любом такте на выходах сумматоров 9 и 10 всегда должны присутствовать сигналы 11 или 00, в то время как появление сигналов 01 или 10 свидетельСтвует о нарушении работы сумматоров, Поскольку текущие эначения суммы последовательно поразрядно записываются в регистры 15 и 17 сдвига, к выходам одноименных разрядов которых подсоединены соответствующие входы элементов НЕРАВНОЗНАЧНОСТЬ 311, 31 П+1 блока 26 контроля кода, то при появлении в одноименных разрядах кодов 01 или 10 на выходе 29 появляется единичный сигнал, Дальнейшее суммирование при этом прекращается. Для сложения двух 2 п-разрядных кодов (и - четное) с иррациональным основанием У 2 необходимо произвести и сдвигов чисел А и В и выполнить.(п+1) тактов суммирования, а также осуществить и контролей входных кодов и (и+1) контроль выходного кода результата суммирования. В режиме суммирования при двоичном представлении и-раэрядных операндов А и В с контролем кодов слагаемых и результата СуммирОвания необходимо до ввода и-разрядных Операндов в регистры 1 и 2 сдвига единицу кода операндов А и В представить в виде 11, а нуль - 00, затем полученные 2 п-разрядные слагаемые нужно записать младшими разрядами вперед в регистры 1 и 2 сдвига и осуществить операцию сложечия Одновременным контролем входных и выходных кодов аналогично ранее рассмотренному случаю, Окончательно полученные (и+1)-разрядные коды в регистрах 15 и 17 сдвига должны полностью совпадать, а единичный сигнал на выходе 29 последовательного сумматора отсутствовать. В противном случае результат суммирования является недостоверным, При сложении и-разрядных операндов А и В, представленных двоичным кодом без контроля кодов, в работе участвуют элементы И 3, 4, 5, 7 и 13, регистры 1, 2, 15 и 17 сдвига, одноразрядный сумматор 9, элементы задержки 11 и ИЛИ 16, В данном режиме сигнал на входе 22 отсутствует, Суммирование осуществляется, как и в ранее рассмотренном случае, по тактам,Операнды А и В записываются последовательно младшими разрядами вперед в регистры 1 и 2 сдвига, а результат сложения чисел фиксируется в последовательно сое10 1709298 Таблица 1 ао Ьо П 1 Бл 0 0 О 1 1 0 1 1 0 11 0 0 Табпица 2 а 1 ь 1 П 1 л 321 0 0 0 0 1 1 1 О 1 1 1 1 О О Составитель В,БерезкинРедактор Л.Пчолинская Техред М.Моргентал Корре ончакова каз 425 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035. Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород. ул,Гагарина, 10 диненных через элемент ИЛИ 16 регистрах15 и 17 сдвига и также поступает младшимиразрядами вперед. Вследствие того, что общая сумма разрядоврегистров 15 и 17 равна(и+2), то для расположения младшего разряда результата в первом разряде регистра 17сдвига следует произвести сдвиг информа-.ции, записанной в регистрах 15 и 17, наодин разряд вправо,Формула изобретения 10Последовательный сумматор по авт, св,М 1411734, о т л и ч а ю щ и й с я тем, что, сцелью повышения достоверности суммирования, в него введены блок контроля кода,первый и второй элементы НЕРАВНОЗНАЧНОСТЬ, первые и вторые входы которых подсоединены к выходам соответственно первых и вторых разрядов первого и второго регистров сдвига, выходы первого ивторого элементов НЕРАВНОЗНАЧНОСТЬ 20и блока контроля кода являются выходамиконтроля соответственно первого и второго, входных кодов и выходного кода последовательного сумматора. при этом блок контроля кода содержит элемент ИЛИ и группу 25элементов НЕРАВНОЗНАЧНОСТЬ, первыеи вторые входы которых подсоединены к выходам одноименных разрядов третьего и четвертого регистров сдвига, выходы элементов НЕРАВНОЗНАЧНОСТЬ группы - к соответствующим входам элемента ИЛИ, выход которого является выходом блока контроля кода,