Запоминающее устройство с автономным контролем

)5 611 С 29 ИСАН ИЕ ИЗС) БРЕТЕ Н И КА контроля запоминающих устро изобретения является повыше верности контроля. Устройств блок памяти 1, блок управлени сумматоров 3 по модулю два, пе рую группы триггеров 4, 5, сумм вый 7 и второй 8 счетчики, В осуществляется моделирование тах памяти накопителя генерат случайной последовательности. позволяет проводить контроль л памяти произвольной выборки. ОСУДАРСТВЕ)+Ой КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИРИ ГКНТ СССР СКОМУ СВИДЕТЕЛЬСТВ(53) 681.327.6 (088,8)6) Авторское свидетельство СССР В 1472952, кл. 6 11 С 29/00, 1987.Авторское свидетельство СССР В 1510013, кл. 611 С гйоо, 1987. (54) ЗАПОМИНАК)ЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ (67) Изобретение относится к вычислительной технике и может быть использовано для йств. Целью ние достоо содержит я 2, группу рвут и втоатор 6, перустройстве на элеменора псевдо- Устройство юбых типов 3 ил,2 О ЗО 35 4 О Изобретение относится к вычислительной технике и может быть использовано для контроля запоминающих устройств,Цель изобретения - повышение достоверности контроля,Йг фиг.1 представлена функцлональная схема устройства; на фиг,2 - функциональная схема блока памяти; на фиг,3 -таблицы, поясняющие работу устройства.Устройство (фиг,1) содержит блок памяти 1, блок управления 2, группу сумматоров 3 по модула два, триггеры 4 первой группы, триггеры 5 второй группысумматор 6, первый счетчик 7, второй счетчик 8, На фиг,1 обозначен вход задания режима работы устройства 9.Блок памяти 1 фиг.2) состоит из контрслируемого накопителя 1 О, первого и второго мультиплексоров 11, 12,Первый сче 1 чик должен иметь коэффициент пересчета и, выбираемый из условия примитивности и не 1 проводимости полиномов Х"+Х+1 и Х"+Хп +1,Блок управления 2 может быть реализо. ван в виде автомата или микропрограммного устройства управления.Информациончые выходы кснтролируеиого накопителя являются информационными выходами блока памяти 1, Входы первой группы первого мультиплексора 11 являются информационными входами блака г 1 амяти 1 информация в режиме контроля), Входы второй группы первого мультиплексора 11 являются информационными входами в рабочем режиме, Выходы . первого мультиплексора 11 соединены с информационными входами контролируемого накопителя. Входы первой группы второго мультлплексора 12 являются адресными входами накопителя 10 (адрес в режиме контроля). Входы второй группь 1 второго мультиплексора 12 являются адресными 1 входами в рабочем режиме. Выходы ьторогО мультиплексора 12 соединены с адресными входами контролируемого накопителя, Управляющие входы контролируемого накопителя и мультиплексорсв "1, 12 являются уг 1 равляющиьи вход м 1 бока пъся тиУсгрОиствО работает следующим ОЬраЗОМ,Рабочий режим.С четвертого и пятого выходов блока 2 управления на управляющие входы блока памяти 1 поступают сигналы, которые переводят мультиплексоры 11 и 12 в режим приема сигналов со вторых входов. Таким образом, на адресные и информационные входы контролируемого накопителя поступают сигналы, соответствующие адресу и информации в рабочем режиме. Сигналы управления режимом работы контролируемого накопителя (запись, считывание, хранение) поступают также с выходов блока 2 управления,Режим контроля.С четвертого и пятого выходов блока 2 управления на управляющие входы блока памяти 1 поступают сигналы, которые переводят мультиплексоры 11 и 12 в режим приема сигналов с первых входов. Таким образом, на адресные и информационные входы контролируемого накопителя поступают сигналы соответственно с выходов сумматора 6 и сумматоров 3 по модулю два.С четвертого и пятого выходов блока 2 управления на управляющие входы блока памяти 1 поступает сигнал, который переводит контролируемый накопитель в режим чтения, С первого выхода блока памяти 1 на синхровходы триггеров 4 поступает синхроимпульс. Производится считывание информации, соответствующей текущей ячейке контролируемого накопителя в триггеры 4. Текущая ячелка контролируемого накопителя определяется текущим состоянием счетчиков 7 и 8 и сумматором 6. С второго выхода блока 2 управления на управляющие входы счетчиков 7 и 8 поступает сигнал, устанавливающий режим "+1". Счетчик 7 переключается в следующее состояние. При наличии сигнала переноса на выходе счетчика 7 счетчик 8 также переключается в следующее состояние. Таким образом, на адресных входах контролируемого накопителя устанавливается новый адрес, определяемый состоянием счетчиков 7 и 8 и сумматором 6, С третьего выхода блока памяти 1 на синхровходы триггеров 5 поступает синхроимпульс. Производится считывание инфррмации, соответствующей текущей ячейке контролируемого накопителя в триггеры 5. С второго выхода блока 2 управления на управляющие входы счетчиков 7, 8 поступает сигнал, устанавливающий режим хранения. На информационных входах блока памяти 1 и соответственно контролируемого накопителя устанавливается информация, определяемая поразрядной суммой по модулю два содержимого триггеров 4, 5 в суммаорах 3 по модулю два. С четвертого и пятого выходов блока 2 управления на управляющие входы блока памяти 1 поступает сигнал, который переводит контролируемый накопитель в режим записи, Производится запись информации, присутствующей на информационных входах контролируемого накопителя 10 в текущую ячейку памяти.Последовательность операций, описанную в предыдущем абзаце, назовем шагом5 10 15 20 25 30 35 40 45 50 55 первого этапа. Далее выполняется определенное число шагов первого этапа. С увеличением числа шагов первого этапа увеличивается достоверность контроля, На первом этапе контроля на элементах памяти блока памяти 1 моделируется генератор псевдослучайной последовательности, описанной полиномом Х"+Х+1.С выходов блока 2 управления на управляющие входы блока памяти 1 поступает сигнал, который переводит контролируемый накопитель в режим чтения. С первого выхода блока памяти 1 на синхровходы триггеров 4 поступает синхраимпульс, Производится считывание информации, соответствующей текущей ячейке контролируемого накопителя в триггеры 4. Текущая ячейка контролируемого накопителя определяется текущим состоянием счетчиков 7 и 8 и сумматором 6. С второго выхода блока 2 управления на управляющие входы счетчиков 7 и 8 поступает сигнал, устанавливающий режим "-1", Счетчик переключается в следующее состояние. При наличии сигнала переноса на выходе счетчика 7 счетчик 8 также переключается в следующее состояние, Таким образом, на адресных входах контролируемого накопителя устанавливается новый адрес, определяемый состоянием счетчиков 7, 8 и сумматором 6. С первого выхода блока памяти 1 на синхровходы триггеров 5 поступает синхроимпульс, Производится считывание информации, соответствующей текущей ячейке контролируемого накопителя в триггеры 5, С второго выхода блока 2 управления на управляющие входы счетчиков 7 и 8 поступает сигнал, устанавливающий режим "+1". Счетчик 7 переключается в следующее состояние. При наличии сигнала переноса на выходе счетчика 7 счетчик 8 также переключается в следующее состояние. Таким образом, на адресных входах контролируемого накопителя устанавливается новый адрес, определяемый состоянием счетчиков 7 и 8 и сумматором 6. На информационных входах блока памяти 1 и соответственно контролируемого накопителя устанавливается информация, определяемая поразрядной суммой по модулю два содержимого триггеров 4 и 5 в суммторах 3 по модулю два, С выходов блока 2 управления на управляющие входы блока памяти 1 поступает сигнал, который переводит контролируемый накопитель в режим записи. Производится запись информации, присутствующей на информационных входах контролируемого накопителя в текущую ячейкупамяти. Со второго выхода блока 2 управления на управляющие входы счетчиков 7 и 8 поступабт сигнал, устанавливающий режим "-1", Счетчик 7 переключается в следующее состояние. При наличии сигнала в следуюгцее состояние, Таким образом, на адресных входах контролируемого накопителя устанавливается новый адрес, определяемый состоянием счетчиков 7,и 8 и сумматорам 6,Последовательность операций, описанную в предыдущем абзаце, назовем шагам второго этапа. Далее выполняется определенное число шагов второго этапа, Число шагав второго этапа должна быть равным числу шагов первого этапа. На втором этапе контроля на элементах памяти блока памяти 1 моделируется генератор псевдослучайной последовательности, описываемой полино.мам Х "+Х +1.В конце второго этапа состояние ячеек блока памяти 1 и соответственно контролируемого накопителя должно соответствовать их состоянию до начала контроля в случае. если при контроле не паоизошла ошибка. Факт совпадения несовпадения) состояния ячеек памяти их состоянию до начала проверки говорит аб отсутствии (наличии) ошибки.В устройстве осуществляется моделирование ча элементах памяти накопителя генератора псевдослучайной последовательности, работа которого описывается палинамами Х"+Х+1 и Х"+Х" +1. Введение второго счетчика и сумматора обеспечивает то, что вышеуказанные полиномы будут примитивными и неприводимыми, Введение триггеров второй группы обеспечивает возможность контроля любых типов памяти произвольной выборки.Формула изобретения Запоминающее устройство с автономным контролем, содержащее блок памяти, первый счетчик, блок управления, первую группу триггеров, группу сумматоров по модулю два, первый выход блока управления соединен с входами синхронизации триггеров первой группы, выходы которых соединены соответственно с первыми входами сумматоров по модулю два группы; вход блока управления является входом задания режима устройства, второй выход блока управления соединен с управляющим входом первоо счетчика, информационные выходы блока памяти соединены соответственно с информационными входами триггеров перВаи группы и являются информационными выходами устройства, а т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены вторая группа триггеров, второй счетчик и сумматор, выходы которого соединены с адресны1667158 Инц 30 риОЦУОиньЯ ЙОД ми входами блока памятиинформационные входы которого соединены соответственно с выходами сумматоров по модулю два группы, вторые входы которых соединены соответственно с выходами триггеров второй группы, информационные входы которых соединены соответственно с информационными входами триггеров первой группы, управляющий вход второго счетчика соединен с управляющим входом первого счетчика, выход переноса которого соединен с соответствующим входом второго счетчика, выходы первого и второго счетчиков соединены соответственно с входами первой и второй групп сумматора, третий выход бло ка управления соединен с входами синхронизации триггеров второй группы, четвертый и пятый выходы блока управления соединены соответственно с первым и4вторым входами задания режима блока.па мяти.1667158 Составитель М, Лапушкинэктор Н. Химчук Техред М.Моргентал Корректор О. Ци КНТ роизводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 10 Заказ 2529 ВНИИПИ Го Тираж 345арственного комитета113035, Москва,Подписноео изобретениям и открытиям5, Раушская наб., 45