Устройство для контроля блоков памяти

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветсинкСфцифпистичесинкРеспублик ю 918975 И АВТОРСКОМУ СВИДЕИЛЬСТВУ(23) Приоритет тааударстюиыХ камитет СССР кв делам иаабретеиий и аткрцтиХ(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВПАИЯТИ 2выходом триггера неисправности, выход первого элемента И соединен спервым входом контролируемого блокапамяти, выход которого соединен спервым входом блока сравнения, выход блока сравнения соединен с первым входом второго элемента И, выход которого соединен с нулевымвходом триггера неисправности, вход"Пуск" устройства соединен с первымвходом элемента ИЛИ и с единичнымвходом триггера неисправности, выход элемента задержки соединен спервым входом третьего элемента И,выход которого соединен с вторым 1входом элемента ИЛИ, выход первогоэлемента И соединен с первыми входами датчика случайных чисел и блокаввода, второй вход которого соеди.нен с выходом элемента ИЛИ, а выход 20с входом датчика случайных чисел,с входами регистра адреса, регистрэталона и триггера режима, единичный выход триггера режима соединен Изобретение относится к запоминающим устройствам.Известно устройство для контроля блоков, памяти,. содержащее генератор тактовых импульсов, триггер неисправности, блок сравнения, элементы И, элемент задержки и элемент ИЛИ.Недостатками этого устройства являются большие аппаратурные затраты и низкая достоверность контроляНаиболее близким к предлагаемому по технической сущности к изобретению является устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, триггер неисправности, блоки сравиения, элементы И, элемент задержки, элемент ИЛИ, датчик случайных чисел, регистр , адреса, регистр эталона, блок ввода, триггер режима, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которогосоединен с3 9189 с первым входом четвертогр элемента И, выход которого соединен с вторым входом контролируемого блока памяти, третий вход которого соединен с выходом датчика случайных чисел и с первым входом второго блока сравнения, второй вход которого соединен с выходом регистра адреса, а выход " с вторыми входами четвертого и второго элемента И и с вхо дом элемента задержки, выход регистра эталона соединен с вторым входом блока сравнения и с четвертым входом объекта контроля, нулевой выход триггера режима соединен с третьим 15 входом второго элемента И, а выход триггера неисправности - с вторым входом третьего элемента И 2.Недостатком этого устройства является невысокая надежность, так как оно не позволяет при небольших аппаратурных затратах обеспечить контроль блоков памяти в полном объеме на максимальной частоте с возможностью многократного чтения или записи в любую ячейку.Цель изобретения - повышение надежности устройства.Поставленная цель достигаетсятем, что в устройство для контроляблоков памяти, содержашее генератортактовых импульсов, триггеры, схемы сравнения, датчик случайных чисел, регистр адреса, регистр эталонных данных блок ввода данных перУ35вый элемент задержки, элемент ИЛИи элементы И, причем выход генератора тактовых импульсов соединен спервым входом первого элемента И,второй вход которого подключен кпервому входу второго. элемента Ии выходу первого триггера, нулевойвход которого соединен с выходомтретьего элемента И, первый вход которого подключен к выходу первой схе, 45мы сравнения, второй вход - к выходувторой схемы сравнения, первому вхо"ду четвертого элемента И и входу первого элемента задержки, выход которого соединен с вторым входом второго элемента И, выход которого под 50 ключен к первому входу элемента ИЛИ, второй вход которого соединен с единичным входом первого триггера, а выход - с первым входом блока ввода . данных, третий вход третьего элемента И подключен к нулевому выходу второго триггера, единичный выход которого соединен с вторым входом чет 75 4вертого элемента И, а вход - с входами регистров адреса и эталонных данных, первым входом датчика случайных чисел и выходом блока ввода даннь:х, выход регистра адреса подключен к первому входу второй схемы сравнения, выход первого элемента И соединен с вторым входом блока ввода данных и является первым выходом, а выход четвертого элемента И - с вторым выходом каждого устройства, выход.датчика случайных чисел подключен к второму входу второй схемы сравнена и является третьим выходом устройства, а выход регистра эталонных данных соединен с первым входом первой схемы сравнения и является четвертым выходом устройства, вторые входы первой схемы сравнения и элемента ИЛИ .являются соответственно первым и вторым входами устройства, введены второй элемент задержки, третий и четвертый триггеры, пятый, шестой и седьмой элементы И, причем вход третьего триггера подключен к выходу блока ввода данвых, а нулевой выход к первому входу пятого элемента И, второй вход которого соединен с выходом второй схемы сравнения и первым входом шестого элемента И, выход которого подключен к входу второго элемента задержки, выход которого соединен с нулевым входом четвертого триггера, единичный вход .которого подключен к выходу пятого элемента И, а выход " к третьему входу второго элемента И, второму входу шестого элемента И и первому входу седьмого элемента И, второй вход которо. го соединен с выходом первого элемента И, а выход - с вторым входом датчика случайных чисел.На чертеже изображена структурная схема предлагаемого устройства,Устройство содержит проверяемый блок 1 памяти, первый элемент И 2, генератор 3 тактовых импульсов, первую схему 4 сравнения, блок 5 ввода данных, элемент ИЛИ 6, датчик 7 случайных чисел, вторую схему 8 сравнения, регистр 9 адреса, второй 10 и третий 1 элементы И, первый элемент 12 задержки, четвертый элемент И 13, регистр 14 эталонных данных, первый 15 и второй 16 триггеры, второй элемент 17 задержки, третий триггер 18, пятый 19 и шестой 20 элементы И, четвертый триггер 21 и седьмой элемент И 22. На чертежетролируемого блока 1 памяти импульсна выходе элемента И 11 отсутствует, триггер 15 сохраняет состояние"1" (" исправно" ),импульсом с выхо-,да схемы 8 сравнения, задержаннымэлементом 12, запускается блок 5,5 9189обозначен также второй вход 23 уст,ройства, предназначенный для подачикоманды "Пуск".,Устройство работает следующим. образом. 5Контрольная информация для проверки блока памяти находится в блоке 5. Перед началом работы из блока, 5 записывается в датчик 7 информация с максимальной емкости контролируемого блока 1 памяти,По команде "Пуск", поступающейчерез элемент ИЛИ 6 на блок 5, производится запись эталонного кодав регистр 14 и соответствующего ему 15адреса в регистр 9. Триггер 16, определяющий режим работы устройства,устанавливается в положение "1""1". В устройстве осуществляется .режим однократного либо многократного чтения и записи в любую ячейку(режим "долбения") при контроле всего объема памяти на максимальной частоте, для чего триггер 18 устанав"ливается в состояние "0" (режим однократный) либо в состояние "1"(режим"многократныи). Затем срабатывает элемент И 2, и импульсы с ге- З 0нератора 3 поступают на входы контролируемого блока 1 памяти, блока5 и датчика 7, Датчик 7 начинаетработать в циклическом режиме, выдавая коды.от,О до М макс. (где И,с-," максимальная емкость блока 1 памяти),1 Коды с датчика 7 в виде адреса пости,пают на контролируемый блок 1 памятии схему сравнения .8. Нри несовпадениикодов, поступающих из регистра 9 идатчика 7, производится считываниеИнформации с регенерацией из ячейкиконтролируемого блока 1 памяти с адресом, соответствующим коду на выходе датчика 7.45В момент совпадения кодов датчика7 и регистра адреса 9 появляется импульс на выходе схемы сравнения 8,.по которому в зависимости от соСтояния триггера 16 и. триггера 18 срабатывают элементы И 19 и 20, элемент И 1либо 13, Если триггер 18 находитсяв состояние " 1", появляется импульсна выходе элементов И 19 и 20, Триггер 21 устанавливается в "1" на вход55линии 17 задержки поступает импульс,а элемент И 20 закрывается. Послесрабатывания триггера 21 закрьваютсятакже входы элементов И О и 22. Если 5 6триггер 6 находится в состояние"1", импульс с выхода элемента И 3переписывазт содержимое регистра 14в ячейку блока 1 памяти с адресом,соответствующим коду на выходе регистра 9.Если триггер 16 находится в "0",появляется импульс на выходе элемента И 11. Режим записи или чтениябудет, повторяться до тех пор, пОкаимпульсом с выхода линии 17 задержки триггер 21 не установится на "0"и откроет элемент И 10 для прохождения импульсов запуска блока 5 с ли.нни задержки 12 через элемент ИЛИ 6и откроет элемент И 22 для прохождения тактовых импульсов в датчик 7.Количество обращений к блокупамяти определяется элементом 17 задержки,При состоянии триггера 8 в "0"а триггера 16 в состояние "1", появляется импульс на выходе элементаИ 13 и содержимое регистра 14 запи"сывается в ячейку блокапамяти с ад".ресом, определяемым кодом на регистре 9, затем импульсом с выхода схемы 8 сравнения, задержанным элементом 12 запускается блок 5, и в регистры 9 и 14, а также в триггер 16записывается новая информация. Еслитриггер 16 находится в состояние ,появляется импульс на выходе элемента И 11.При несовпадении информации регистра 14 и контролируемого блока 1памяти триггер 15 устанавливается всостояние "О" (" Неисправно" ) и с помощью элемента И 2 запрещает прохождение тактовых импульсов, а с помощью элемента И 1 О блокирует запускблока 5 задержанным импульсом с выхода схемы сравнения 9. При этом посостоянию выходов контролируемогоблока 1 памяти, регистров 9 и 14 идатчика 7, можно определить номер неисправностей ячейки, номера разрядовс неправильной информацией и характеротказа .в блоке 1 памяти. Для продолжения проверки необходимо подать команду "Пуск", При совпадении информации регистра 14 и кон7 9189и в регистрй 9 и 14 и в триггер 16записывается новая информация.Таким образом наличие в устройстве второго элемента 17 задержки,триггеров 18 и 21, элементов И 19,20 и 22 позволяет осуществлять режим "долбления", т.е. многократногочтения или записч в любую ячейкупамяти в автоматическом режиме, припроверке всего объема памяти на мак 10симальной частоте.Технико-экономическое преимущество предлагаемого устройства заключается в более высокой, по сравнению С прототипом, надежности устройства,Формула изобретения20Устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, триггеры, схемы сравнения, датчик случайных чисел, регистр адреса, регистр эталонных дан З ных, блок ввода данных, первый элемент задержки, элемент ИДИ и элементы И, причем выход генератора тактовых импульсов соединен с первым вхо . дом первого элемента И, второй вход Зп которого подключен к первому Входу второго элемента И и выходу первого триггера, нулевой вход которого соединен с выходом третьего элемента И, первый вход которого подключен к выходу первой схемы сравнения, второй вход - к выходу второй схемы сравнения, первому входу четвертого элемента И и входу первого элемента задержки, выход которого соединен с вторым входом второго элемента И, выход которого подключен к первому входу элемента ИДИ, второй вход которого соединен с единичным входом первого триггера, а выход - с первым входом блока ввода данных,третий вход третьего элемента И подключен к нулевому выходу второго триггера, единич" ный выход которого соединен с вторым, входом четвертого элемента И, а вход 75 8с входами регистров адреса и эталонных данных, первым входом датчикаслучайных чисел и выходом блока ввода данных, выход регистра адресаподключен к первому входу второй схемы сравнения, выход первого элементаИ соединен с вторым входом блока ввода данных и является первым выходома выход четвертого элемента. И - свторым выходом устройства, выход дат"чика случайных чисел подключен к второму входу второй схемы сравнения иявляется третьим выходом, устройства, а выход регистра эталонныхданных соединен с первым входом первой схемы сравнения и является четвертым выходом устройства, вторыевходы первой схемы сравнения и элемента ИЛИ являются соответственнопервым и вторым входами устройства,о тл и ч а ю щ е е с я тем, что,с целью повышения надежности., оносодержит второй элемент задержки,третий и четвертый триггеры, пятый,шестой и седьмой элементы И, причемвход третьего триггера подключен квыходу блока ввода данных, а нулевойвыход - к первому входу пятого элемента И, второй вход которого соединен с выходом второй схемы сравненияи первым входом шестого элемента И,выход которого подключен к входу второго элемента задержки, выход которого соединен с нулевым вхоДом четвертого триггера, единичный вход которого подключен к выходу пятого элемента И, а выход - к третьему входувторого элемента И, второму входу шесто"го элемента И и первому входу седьмого элемента И, второй вход которогосоединен с выходой первого элементаИ, а выход - с вторым входом датчикаслучайных чисел,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРФ 238236, кл, О 06 Г 11/00, 1967.2. Авторское свидетельство СССРУ 610180, кл. С 06 Г 11/00, 19761 нрототип).Закаэ 2 иал ППП "Патент,; г. Ужгород, уд, Проектная,9 34 Тираж 624 ВНИИПИ Государст по делам изобр 113035, Москва, енноготений