Устройство для реализации быстрого преобразования хартли

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 9) (11) 4815 ю 4 С 06 Г 15/332 СА ВТОРС ть ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ УСВИДЕТЕПЬСТВ(71) Специальное конструкторско-технологическое бюро с опытным производством при Белорусском государственном университете им.В,И.Ленина (72) А,Н.Карташевич, М.С,Курлянд, В.М,Приходько и А.А,фомин (53) 681.31 (088.8)(56) Авторское свидетельство СССР 11 809198, кл. С 06 Г 15/332, 1979.Авторское свидетельство СССР В 1233166, кл.С 06 Г 15/332, 1984,(54) УСТРОИСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ХАРТЛИ(57) Изобретение относится к областивычислительной техники и можег быиспользовано для решения задач цифровой обработки сигналов. Цель изобретения - повышение быстродействия.Поставленная цель достигается аасчет того, что в состав устройствавходят блок памяти 1, блок постоян-ной памяти 2, блок управления 3, умножитель 4, накапливающий сумматор5, элемент ИЛИ 6, коммутаторы 7,8,9,счетчики 10,11, накапливающий сумматор 12, регистры сдвига 3,14 и соответствующие связи между узлами фустройства. 2 ил.Изобретение относится к вычислительной технике и может быть исполь-,зовано для решения задачи цифровойобработки сигналов.Целью изобретения является повышение быстродействия.На фиг,1 изображена блок-схемаустройства; на фиг.2 - структурнаясхема блока управления. 10Устройство (фиг.1) содержит блок 1памяти, блок 2 постоянной памяти,блок 3 управления, умножитель 4,накапливающий сумматор 5, элементИЛИ 6, коммутаторы 7 - 9, счетчики 1510,11, накапливающий сумматор 12,регистры сдвига 13,14.Блок 3 управления (Фиг,2) содержит одновибратор 15,-элемент 1 б ИЛИ,триггер 17 обработки, счетчик итераций 18, генератор 19 тактовых импульсов, накапливающий сумматор 20,двоичный счетчик 21, дешифратор 22нулевой операции, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, элемент ИЛИ-НЕ 24, элемент И 25.В устройстве реализован алгоритмбыстрого преобразования Хартли. Преобразование Хартли действительнойфункции Е(ь), е = 0,1 ,Боп- ЗОределяется как сумма косинусного исинусного преобразований, т.ен-Н(4) = Н, К(с) соз(2 и о/Й) , ув1- О,1 И,где соз 8 = соз 6 + е 1 пд .Выполнение итерации быстрого пре образования Хартли, эа исключением первой итерации, устройством в соответствии с алгоритмом заключается в последовательном повторении элементарного преобразования вида 45А+ ВУ+ С 11где А,В,С - первый,- второй и третий операнды, извлекаемые из блока 1 оперативной памяти;У и У - первый и второй коэффициенты, извлекаемые изблока 2 постоянной памяти.Каждое элементарное преобразование выполняется за четыре такта следующим образом. 1, Из блока 1 оперативной памятиизвлекается первый операнд и заносит.ся в накапливающий сумматор 5,2. Иэ блока 1 оперативной памятиизвлекается второй операнд и поступает на вход умножителя 4, на другойвход которого поступает коэффициент,извлекаемый из блока 2 постояннойпамяти, с выхода умножителя 4 произведение поступает на вход накапливающего сумматора 5.3. Из блока 1 оперативной памятиизвлекается третий операнд и поступает на вход умножителя 4, на другойвход умножителя 4 поступает коэффициент, извлекаемый из блока 2 постоянной памяти, с выхода умножителя 4,произведение поступает на вход на- .капливающего сумматора 5.4. С выхода накапливающего сумматора 5 результат сложений записывается в блок 1 оперативной памяти,На первой итерации преобразованияоперанды извлекаются из первой облас-.ти блока 1 оперативной памяти. Особенностьюпервой итерации являетсято, что из блока 1 оперативной памяти извлекаются два операнда, над кот:торыми производятся операции сложения (без умножения на коэффициент),результат записывается во вторуюобласть блока 1 оперативной памяти.На второй итерации первый, второйи третий операнды извлекаются извторой области блока 1 оперативнойпамяти, а результат вычисления заносится в первую область блока 1 оперативной памяти, На последуюших итерациях области блока 1 оперативнойпамяти попеременно меняются,Устройство работает следующим образом,В исходном состоянии в первуюобласть блока 1 оперативной памятизаписана исходная информация в двоично"инверсном порядке, счетчики 10,11 обнулены, в регистр 13 записана.нулевая информация, в регистр 14 вмладший разряд записан уровень "1",в остальные разряды регистра - уровцоффПо сигналу "Запуск обработки",поступающему по входу Х 1 устройства,триггер 17 обработки устанавливаетсяв единичное состояние, сигнал "1" свыхода триггера 17 обработки поступает на вход генератора 19 тактовыхимпульсов, который начинает формиро вать последовательность тактовых импульсов, поступающих на тактовые входы накапливающего сумматора 20, двухразрядного счетчика 21 и через5 выход У 5 блока 3 управления на тактовый вход накапливающего сумматора 5. На счетные входы счетчиков 10, 11 и тактовый вход накапливающего сумматора 12 с выхода У 2 блока 3 управления поступают счетные импульсы, Формируемые на выходе одновибратора 15 из заднего фронта импульсов, поступающих с выхода накапливающего сумматора 20, эти же сигналы через 15 выход УЗ блока 3 управления поступают на управляющий вход блока 2 постоянной памяти, причем низкий уровень сигнала соответствует выбору значений косинуса, а высокий - сину са. Сигналы с выходов накапливающего сумматора 20 формируют на выходах элементов ИЛИ-НЕ 24 и И 25 уровни сигналов, соответствующие началу первого и четвертого тактаС выхода 25 элемента И 25 через выход УЗ блока 3 управления на управляющий вход коммутатора 9 приходит управляющий сигнал, в результате чего к управляющему входу коммутатора 8 подключается 30 выход регистра 13 (уровень "0") или выход регистра 14.(уровень "1"), На выходе коммутатора 8, в соответствии с кодами на управляющем входе коммутатора, формируются адреса для блока 1 оперативной памяти из кодов, снимаемых с выходов счетчиков 10,11 или с выхода УЗ блока 3 управления.При поступлении на вход элемента ИЛИ 6 кодов адресов коэфФициентов, 4 р соответствующих значениям коэффициентов либо "0", либо ".1", либо "-1", на выходе элемента ИЛИ 6 формируется уровень "0", который через вход ХЗ блока 3 управления поступа ет на вход элемента ИЛИ 16, Уровень "О" с выхода элемента ИЛИ 16 через выход У 5 блока управления поступает на управляющий вход коммутатора 7, в результате чего на вход накапливающего сумматора 5 передается информация с выхода блока 1 оперативной памяти.На выходе дешифратора 22 нулевой .операции формируется сигнал управления знаком, который через выход У 5 блока 3 управления поступает на тактовый вход накапливающего сумматора 5, причем уровень "О" соответствует операции сложения, уровень "1" - операции вычитания, на выходе дешифратора 22 нулевой операции формируется сигнал, поступающий на прямой и инверсный входы накапливающего сумматора 20, который формирует код номера такта выполняемого элементарного преобразования.На четвертом такте каждой итерации на выходе элемента И 25 формируется уровень "1", который поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23, на другой вход которого поступает сигнал со старшего разряда счетчика итераций 18. На выходе элемента ИСКЛИЧАМЕЕ ИЛИ 23 формируется уровень "1", который через выход У 4 блока 3 управления поступает на управляющий вход блока 1 оперативной памяти, в результате чего информация с выхода накапливающего сумматора 5 записывается во вторую область блока 1 оперативной памяти,Задним фронтом сигнала с выхода старшего разряда счетчика 10 через вход Х 2 блока 3 управления содержимое счетчика итераций 18 увеличивается . на единицу, этим же сигналом в младший разряд регистра 14 записывается "1" со сдвигом на один разряд исходной информации в сторону старших разрядов, в младший разряд регистра 13 записывается уровень "0" со сдвигом на один разряд в сторону старших разрядов. Устройство переходит к выполнению второй итерации.На второй итерации информация считывается из второй области блока 1 оперативной памяти, а результат заносится во вторую область блока 1 оперативной памяти.На первом такте второй итерации элемент ИЛИ-НЕ 24 формирует на выходе уровень "1", который с помощью элемента ИЛИ 16 на выходе У 5 блока 311 11 управления формирует уровень О который поступает на управляющий вход коммутатора 7, в результате чего к входу накапливающего сумматора 5 подключается выход блока 1 оперативной памяти . На последующих тактах элементарного преобразования на вход накапливающего сумматора 5 пос- . тупает информация с выхода умножителя .В остальном вторая итерация з аполняе тся аналогично первой . Последую14448 щие итерации выполняются аналогична второй.После завершения и-й итерации устройство переходит в исходное состояние. Формула изобретения Устройство для реализации быстро га преобразования Хартли, содержащее блок постоянной памяти, умножитель, первый коммутатор, первый счетчик, первый регистр сдвига, первый накапливающий сумматор, блок управления и 15 блок памяти, выход которого подключен к первому входу умнажителя, второй вход которого подключен к выходу блока постоянной памяти, адресный вход которого подключен к выходу . 20 первого накапливающего сумматора, информационный выход первого счетчика подключен к первому и второму информационным входам первого коммутатора, выход которого подключен к адресному 25 входу блока памяти, выход переноса первого счетчика подключен к тактовому входу первого регистра сдвига, о т л и ч а ю щ е е с я тем, чта, с целью повышения быстродействия, в 30 него введены второй и третий коммутаторы, второй счетчик, второй накапливающий сумматор, второй регистр сдвига,и элемент ИЛИ, выход которого подключен к входу простой операции блока 5 управления, первый выход которого подключен к счетным входам первого и второго счетчиков и тактовому входу первого накапливающего сумматора, инФормационный вход которого подключен 40 к первому выходу первого регистра сдвига, второй выход которого подключен к первому информационному входу второго коммутатора, выход которого подключен к управляющему входу перво го коммутатора, третий информацион" ный вход которого подключен к информационному выходу второго счетчика, второй выход блока управления подключен к управляющему входу второго 50 коммутатора, входу управления считывания блока постоянной памяти и четвертому информационному входу первого коммутатора, выход переноса первага счетчика подключен к тактовому входу второго регистра сдвига и входу новой итерации блока управления, четвертый выход которого пад" ключен к входу управления записью 15 6считыванием блока памяти выход каторага подключен к первому информационному входу третьего коммутатора,выход которого подключен к информационному входу второго накапливающего сумматора, выход которого является информационным выходом устройстваи подключен к инФормационному входублока памяти, выхацы разрядов первогонакапливающего сумматора подключенык соответствующим входам элемента Ии входам разрядов нулевой итерацииблока управления, четвертый выход которого подключен к тактовому входувторого накапливающего сумматора иуправляющему входу третьего коммутатора, второй информационный вход которого подключен к выходу умнажителя,выход второго регистра сдвига подключен к второму информационпому входувторого коммутатора, а вход запускаблока управления является входом запуска устройства, причем блок управления содержит триггер, счетчик итераций, накапливающий сумматор, элемент ИС 1(Л 1 ПЧАИЩЕЕ ИЛИ, элемент ИЛИ-КЕ,элемент И, дешифратор, элемент ИЛИ,счетчик, адновибратор.и генератортактовых импульсов, выход которогоподключен к тактовому входу накапливающего сумматора и счетному входу .счетчика, информационный выход которого подключен к первому входу дешифратора, первый выход которого подключен к информационному входу накапливающего сумматора, выход первого разряда которого подключен к первым входам элемента ИЛИ-НЕ и элемента И, выходы которых подключены к первым входам соответственно элемента ИЛИ и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго разряда накапливающего сумматораподключен к вторым входам элементаИЛИ-НЕ и элемента И и входу одновибратора, выход которого подключен квходу обнуления счетчика, выход старшего разряда и выход переноса которого подключены соответственна к второму входу элемента ИС 1(Л 10 ЧАИЦ 1 ЕЕ ИЛИи первому установочному входу триггера, выход которого подключен к входу запуска генератора тактовых импульсов, второй вход дешифратора соединен с вторым входом элемента ИЛИи является входом простой операцииблока управления, входом запуска ко"тарого является второй установочныйвход триггера, третий вход дешифра1444815 е 7 Составитель А.БарановТехред А.Кравчук тор А ар Редактор М.Цитки 50 Тираж 704 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5аз 6508/ твенно-полиграфическое предприятие, г. Ужгор роектна роиэв тора является входом нулевой операции блока управления, входом новойитерации которого является счетныйвход счетчика итераций, выход одновибратора является первым выходомблока управления, вторым выходом ко"торого являются объединенные междусобой выход элемента И и выход второго разряда накапливающего сумматора,выход элемента ИСКЛРЧА 1 ОЩЕЕ ИЛИ является третьим выходом блока управле,ния, четвертым выходом которого являются объединенные между собой выход элемента ИЛИ, второй выход дешифратора и выход генератора тактовыхимпульсов.