Усилитель записи-считывания

1437913 15Усилитель з аписи-считыяания 1 фиг, 1) содержит группу разрядных элементов 1, каждый разрядный элемент 1 включает первый 2 и второй Э управляющие п-р-п-транзисторы, коллекторы кото рых подключены к шине 4 питания, базы, объединенные соответственно с базами одноименных транзисторов ос" тальных разрядных элементов 1, являются соответственно первым 5 и вторым 6 управляющими входами считывания устройства, первый 7 и второй 8 резисторы, первые выводы которых подключены к эмиттерам соответственно первого и второго 2 и 3 управляющих тран эисторов, вторые их выводы являются соответственно первым 9 и вторым 10 информационными входами данного разрядного элемента 1, подключенными соответственно к первой 11 и второй 12 разрядным шинам соответствующего разряда накопителя, первый 13 и второй 14 п-р-и-транзисторы считывания, коллекторы которых, объединенные соответственно с коллекторами однои" 40 менных транзисторов остальных разрядных элементов 1, являются соответственно первым 15 и вторым 16 информационными выходами устройства, базы подключены к вторым выводам соответственно первого 7 и второго 8 резисторов, а объединенные эмттеры являются входом 17 считывания данного разрядного элемента 1, подключенным к шине 18 коммутируемого тока считывания, третий 19 и четвертый 20 управляющие п-р-п-траизисторы, коллекторы которых подключены к шине 4 питания, базы, объединенные соответственно с базами одноименных транзисторов остальных разрядных элементов 1, являются соответственно третьим 21 и четвертым 22 управляющими входами записи устройства, эмиттеры подключены Изобретение относится к вычислительной технике, в частности к интегральным биполярным схемам оперативной памяти.Целью изобретения является повыше 5 ние надежности и увеличение быстродействия усилителя.На фиг. 1 представлена принципиальная электрическая схема предлагаемо го усилителя; на фиг2 - электрическая схема усилителя с частью накопителя и выходного буфера для пояснения его работы,к вторым выводам соответственно первого 7 и второго 8 резисторов.На фиг.2 совместно с усилителямиприведена часть накопителя, содержа-,щая матрицу ячеек памяти 23, разрядные первые и вторые выводы которыхи каждом столбце обьединены соответственно первыми и вторыми разряднымишинами 11 и 12, словарные первые ивторые выводы в каждой строке объединены соответственно первыми и вторыми 24 и 25 словарными шинами, изкоторых первые являются также входамисловарной выборки, а вторые подключены к выходам источников 26 тока хранения, входы которых подключены котрицательной шине 27 питания, каждаяячейка памяти 23 включает первый ивторой двухзмиттерные транзисторы28 и 29, первые эмиттеры которвк являются соответственно первым и вторымразрядными выводами, а объединенныевторые эмиттеры являются вторым словарным выводом, а также первый и второй резисторы 30 и 31, шунтированныесоответственно первым и вторым диодами 32 и 33, объединенные первые выводы и аноды которых являются первымсловарным выводом, а соответственнообъединенные вторые выводы и катодыподключены соответственно к объеди"ненным базе второго и коллектору первого транзисторов 29 и 28 и базе первого и коллектору второго транзисторов 28 и 29, в каждом разряде (столбце) содержатся первый, второй и третий коммутирующие транзисторы 34,35и 36, коллекторы которых подключенысоответственно к первой и второй разрядным шинам 11 и 12 и шине.18 коммутирующего тока считывания, объединенные базы являются входом 37разрядной выборки, а эмиттеры, соответственно объединенные с эмиттерамиодноименных транзисторов другихразрядов, подключены к выходам соответственно первого и второго источников разрядного тока и тока считывания38, 39 и. 40, входы которых подключены к отрицательной шине питания. Приведенная часть выходного буфера 41содержит выходной ЭИ-ключ 42 с дифференциальным входом и входной каскад43, включающий первый и второй резисторы 44 и 45 нагрузки, первые выво"ды которых подключены к шине 4 питания, вторые выводы подключены к входам выходного ЗГЧ-ключа 42,з 143791Усилитель работает следующим образом.В режиме считывания он взаимодействует с ячейкой, расположенной в выбранной строке с высоким потенциа 5 лом по шине 24 и в выбранном разряде, в разрядные шины которого по сигналу по шине 37 разрядной выборки тран" эисторами 34, 35 коммутируются разрядные токи, В выбранный разряд аналогично коммутируется также и ток счи" тывания 1. На управляющие входы 5 и б считывания задается высокий логический уровень Нб равный 15 высокому логическому уровню 11, выбранной словарной шины 24, На управляющие входы записи 21 и 22 задается некоторый средний уровень 11 .р который выбирается в пределах 20 Ц (Б сБдш ю, Зп.ср Ь, сч В рассматриваемом режиме считыванияв соответствии с приведенным неравенством упрявляющие транзисторы 19 и20 з аписи в статическом со сто янинзаперты. Включаются они только в переходном режиме (смене адресов строкили столбцов, переход к режиму запи- ЗОси или обратно) при появлении отрицательных выбросов по разрядным шинам.При включении данные транзисторы фиксируют потенциал разрядных шин и предотвращают снижение его ниже уровняБ р - 11 б (Здесь и далее 11прямое падение напряжения на эмиттерном переходе транзистора с номеромпозиции на чертеже, соответствующиминдексу). Логические уровни 1 на 4 Ословарныхшинах 24 и управляющих входах5 и 6 считывания Ц,с=Б,не требуют стабилизации, поскольку задаются от стабильного потенциала шины 4 питания(со сдвигом уровня на эмиттерном повторителе),В соответствии с приведенным равенством ток 1 одной из РШ(например, второй 12, в выбраннойячейке соответствейно транзистор 28открыт, а 29 - закрыт) протекает вуправляющий транзистор 3. Ток другойразрядной шины 11 делится между управляющим транзистором 2 и транзистором 28 ячейки. Величина тока 1 рш,протекающего в ячейку, определяетсясоотношением 1 рш КяД 111цн в сильной степени зависит от разброса сопротивления в ячейке К и технологического разброса и температурного ухода коэффициента усиления Управляющий транзистор считывания и транзистор ячейки в этом случае работают как эмиттерно-связанная пара в ЗСИ-ключе. Ток одной из РШ полностью протекает в ячейку, другой - в управляющий транзистор. Такое распределе" ние токов достигается соответствующим выбором потенциала 11,. относительно потенциалов в ячейке. Корректирующий резистор в эмиттерной цепи управляющего транзистора (типовое значениеО, кОм) не изменяет данного расп" ределения токов, а только немного увеличивает ширину активной зоны переключения в упомянутых эмиттерно"свяэанюх парах и уменьшает крутизну передаточной характеристики в этих зонах. Запас помехоустойчивости, определяемой величиной д 11,Ч за вычетом ширины активной зоны с учетом зависимости 40 от разброса К и р имеет существенно меньшее значение, чем в стандартных ЭСЛ, и на надежность считывания оказывает влияние аопротив" ление шин металлизации и другие факто. ры, зависящие от положения выбран" ной ячейки в строке и столбце, В раст. ре 1 збэ Х 34где К К , - величина резисторов сномером позиции на чертеже, соответствующиминдексу;р " коэффициент усилениятранзисторов,С учетом этого соотношения, пренебрегая разностью величин И , зависябз ф щих от тока, и принимая во внимание р,м 1, логический перепад в выбранной ячейке будет выражаться как 1 О К Трш,б 11 =Б -11 шЦц р ч 31шейа,1+1 ъ3 о где Б- падение напряжения на открытом фиксирующем диоде 32 в ячейке.В обычном известном режиме выборки, используемом и в приведенных аналогах и прототипе, логический перепад в ячейке5 1437 сматриваемом усилителе при считывании эмиттерно"связанные пары управляющих транзисторов и транзисторов ячеек работают за счет резисторов 7 8Э5 не как логические элементыс активной зоной на передаточной характеристике), а в линейном реяжме. При этом .зона переключения отсутствует, а работоспособность при считывании сохра- О няется, пока дИэ 70 и 1 Р ) О, поскольку дифференциальный усилитель считывания усиливает даже минимальный логический переход на РШ, определяемый выражением 5 913 6 Усилитель записи-считывания, содержащий первый и второй управляющие п-р-п-транзисторы, коллекторы которых подключены к шине питания, базы являются соответственно первым и вторым управляющими входами считывания усилителя, первый и второй элементы согласования на резисторах, первые выводы которых подключены к эмиттерам соответственно первого и второго управляющих транзисторов, а вторые выводы резисторов являются соответственно первым и вторым информационными входами усилителя, первый и второй и-р-и-транэисторы считывания, коллекторы которых являются соответственно первым и вторым информационными выходами усилителя, базы соединены с вторыми выводами соответственно первого и второго резисторов, а эмиттеры объединены и являются уходом считывания усилителя, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности и быстродействия усилителя, он содержит дополнительные третий и четвертый управляющие п-р-п-транзисторы, коллекторы которых подключены к шине питания, базы являМтся соответственно третьим и четвертым управляющими входами записи усилителя, а эмиттеры подключены к вторым выводам соответственно первого и второго резисторов. 35 Таким образом запас помехоустойчивости увеличивается от величины2 Оэо/2( ю 1 ч - 2 м 1 п в -) " гдеИК 25 мВ при комнатной температуре - в обычном режиме считывания до величины -" й 1. Цепь обратной связи 25 ослабляет влияние разброса коэффициента усиления. Фактор ослабления, как видно из выражения для йИд, определяется отношением К,К , с (типовые значения величин резисторов составля- ЗО ет КкОм, Кэр 20-50 кбм).Обратная связь ослабляет также влияние разброса высокооюьи резисторов 30, 31 ячейки, Суммарно относительно влияния различных факторов, действие данной цепи обратной связи направ,лено на стабилизацию логического перепада в выбраной ячейке. Регулировка достигается путем изменения режима перераспределения токов разрядных шин,в зависимости от положения конкретной выбранной ячейки в строке и столбце. Разность токов коллекторов транзисторов 13 и 14 считывания фиксируется нагрузочньпщ резисторами 44 и 45 входного каскада 43 выходного буфера, Выходной ключ 42 преобразует дифференциальный сигнал входного каскада в стандартный выходной сигнал ЭСЛ-сигнал.50В режиме записи управляющие транзйсторы 2 и 3 считывания отключаются, а вместо них включаются транзисторы 19 и 20 записи (управление записью с помощью транзисторов 2 и 3 с ревиста" рами 7 и 8 в эмиттерных цепях и линейным режимом работы благодаря этим резисторам неприемлемо из"за неприемлемого снижения быстродействия при таком управлении) . Дпя отключениятранзисторов 2 и 3 достаточно на одиниз управляющих входов б (или 5) за"дать уровень логического "О". На уп"равляющие входы 21 и 22 записи задаются, аналогично известным усилителям,уровни логического "О" и "1". Дпя отключения при записи транзисторов 2 и3 из-эа наличия резисторов 7 и 8 вих эмиттерных цепях достаточно совпадения логических уровней на управляющих входах 5, 6 и 21, 22. Приотключении управляющих транзисторовсчитывания запись осуществляется также, как и в обыЧных известных усили"телях. Формирование уровня Н;, с Бприводит,к включению тока 1 рш в ранее запертый транзистор 29 выбранной ячейки памяти. Формирование уровня 1,э, Пдля эапирания ранееоткрытого транзистора 28 носит вспомогательный характер и служит дляускорения процесса перезаписи. Формул а изобретения14379)3 Составитель В. ГордоноваТехред Ч,Дидык Корректор Н,Корол едактор И.Бандура каэ 5899 одпи мзводственно-полиграфическое предприятие, г. Уж ектная ул Тираж 590 ВНИИПИ Государственного по делан изобретений 3035, Москва, Ж, Раушкомитета СССРи открытийкая наб,; д. 4/