Устройство для вычисления элементарных функций

8 3. Бюл. У хенберг и (088.8) рское свид006 Г 7 кое свидет 606 Г 7 тельство СССР552, 1973,льство СССР552, 1978 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ИЕ ИЗОБР РСКОМУ СВИДЕТЕПЬСТ(54) (57) 1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее двасумматора, четыре регистра, два блокасдвйга, блок сравнения, блок управления и два коммутатора, причем выходпервого регистра соединен с первыминформационным входом первого коммутатора, выход которого соединен с первым входом первого сумматора, второйвход которого соединен с выходом первого блока сдвига, информационныйвход которого соединен с выходом второго коммутатора, первый информационный вход которого соединен с выходомвторого регистра, первый вход второгосумматора соединен с выходом второгоблока сдвига, управляющие входы первого и третьего регистров соединеныс первым выходом блока управления,второй выход которого соединен с управляющими входами второго и четвер"того регистров; выход блока сравнениясоединен с входом сигнала сравненияблока управления, третий выход которого соединен с управляющими входамиблоков сдвига, четвертый выход блока,управления соединен с первым управлдющим входом первого коммутатора,пятый выход блока управления соедиЯО 1032455 А нен с первым управляющим входом вто,рого коммутатора, о т л и ч а ющ е е с я тем, цто, с целью расширения класса решаемых задач за счет возможности дополнительного выцисления функций- 1- ", 2 У, О/1 У, в него введены с третьего по шестойкоммутаторы, причем выход третьего регистра соединен с первыми информационными входами третьего и четвертого коммутаторов, вторые информационные входы которых соединены с выходом четвертого регистра выход третьего коммутатора соединен с вторым входом второго сумматора, выход цет- Ж вертого-коммутатора соединен с инфор- у,у мационным входом второго блока сдвига МФ выходы первого и второго сумматоров ( соединены с информационными входами соответственно пятого и шестого коммутаторов, первые управляющие входы которых соединены с четвертым выходом мщф ,блока управления и первым управляющим " входом третьего коммутатора, второй уп Ар равляющий вход которогосоединен сшес".р тым выходом блока управления ивторыми,р управляющими входами первого, пятогои шестого коммутаторов, первые выходы которых соеду. в ;ены с информационными входами соответственно. первого и тре.тьего регистров, информационные входы второго и четвертого регистров соединены с вторыми выходами соответственно пятого и шестого коммутаторов, выход первого регистра соединен с первым входом блока сравнения и вторым информационным входом второго коммутатора, выход второго регистра соеди нен с вторым входом блока сравнения .1032455, акаэ 510253 Тиражодписно Филиал ППП "Патент", г. Ужгород, ул, Проеи вторым информационным входом перво" го коммутатора, первый управляющий вход четвертого коммутатора соединен с пятым выходом блока управления, седьмой выход котороо соединен.с вто рыми управляющими входами второго и цетвертого коммутаторов, установочные входы с первого по четвертый регистров соединены соответственно с первого по четвертый входами задания начальных условий устройства, вход запуска блока управления соединен с входом запуска устройства.2, устройство по п.1, о т л и ц а" ю щ е е с я тем, цто блок управления содержит генератор импульсов, счет " чик, дешиФратор-шиФратор, четыре триггера, девять элементов И три элемента ИЛИ и элемент задержки, вход которого соединен с входом за" пуска блока управления и первыми входами первого и второго элементов ИЛИ, выход элемента задержки соединен с входом запуска генератора импульсов, вход останова которого соединен с пер вым выходом дешифратора-шифратора и входом сброса счетчика, информацион- . ный вход которого соединен с выходом генератора импульсов и первыми входа" ми первого и второго элементов И, выход счетчика соединен с входом дешифратора шифратора, второй выход кото" рого соединен с вторым входом второго элемента ИЛИ, выход которого соединенс первыми входами с первого по третийтриггеров и с третьего по пятый эле"ментов И, третий выход дешифраторашифратора соединен с первыми входами;шестого и седьмого элементов И и вторыми входами первых элементов ИЛИ итриггера, выходы которых соединены соответственно с первым входом четвертого триггера и вторыми входами первогои второго элементов И, выход второгоэлемента И соединен с первыми входамитретьего элемента ИЛИ, восьмого и девятого элементов И, вход сигналасравнения блока управления соединен свторым входом третьего элемента И, выход которого соединен с вторым входомчетвертого триггера, выход которогоподключен к вторым входам с четвертого по седьмой элементов И, выходышестого и седьмого элементов И соединены с вторыми входами соответственновторого и третьего триггеров, выходыкоторых соединены с вторыми входамисоответственно восьмого и девятогоэлементов И, выход первого элемента Исоединен с вторым входом третьегоэлемента ИЛИ, выходы восьмого, девятого элементов И, третьего элементаИЛИ, второго триггера, цетвертогоэлемента И, третьего триггера ипятого элемента И соединены соответственно с первого по седьмой выходамиблока .управления.Изобретение относится к цифровой вычислительной технике и может быть применено для аппаратной реализации спераций вычисления функции,Известно устройство для вычисления квадратного корня из частного и произведения, содержащее накопительные сдвигаащие регистры и рег;и: р памяти, управляющие входы которых соединены с соответствующими выходами блока управления, одноразрядные комбинационные сумматоры, управляющие входы которых соединены с выходами элемента анализа знака, вход которого соецинен с выходом знакового разряда накопительного сдвигающего реги:тра лсевдоделитепя элемент анализа сходимости, накопительные сдвигающие регистры и одноразрядный комбинационный сумматор, причем управляющий вход последнего соединен с выходом накопительного сдвигающего регистра второго аргумента, а основнойвход этого сумматора, - с выходом последнего разряда накопительного сдвигаащего регистра второго псевдоумножителя, выход которого соединен суправляющим входом одноразрядногокомбинационного сумматора псевдоделителя, третий вход этого сумматора со 1032455единен с выходом накопительного сдви-гающего регистра второго аргумента, выходы всех разрядов накопительного сдвигающего регистра псевдоделителя соединены с входами элемента анализа 5 сходимости, выход которого соединен с входом сброса блока управления 1.Недостатком данного устройства является ограниченный класс решаемых задач, так как оно предназначено для 10 вычисления только двух функций.Наиболее близким к предлагаемому по технической сущности является устройство для извлечения квадратного корня, содержащее два сумматора, че тыре регистра, два блока сдвига, блок сравнения, блок управления и два коммутатора, причем выход первогорегистра соединен с первым информационным входом .первого коммутатора, выход которого. соединен с первым входом сумматора, второй вход которого соединен с выходом первого блока сдвига, информационный вход которого соединен с выходом второго коммутатора, 25 первый информационный вход которого соединен с выходом второго регистра, первый вход второго сумматора, соединен с выходом второго блока сдвига, управляющие входы первого и третьего регистров соединены с первым выходом блока управления, второй выход которого соединен с управляющими, входами второго и четвертого регистров, выход блока сравнения соединен с входом сигнала сравнения блока управления, третий выход которого соединен с управляющими входами блоков сдвига, четвертый выход блока управления соединен с первым управляющим входом пер О вого коммутатора, пятый выход блока управления соединен с первым управляющим входом второго коммутатора 2 .Недостатком этого устройства явлдется то, что оно предназначено только для извлечения квадратного корня из одного аргумента, т.е. ограниченный.класс решаемых задач (вычисляемых функций). Цель изобретения - расширение клас 50 са решаемых задач за счет возможности дополнительного вычисления Функций .ГХ/У, Ю//, 21/Т и 1/;Г.Поставленная цель достигается тем, что в устройство, содержащее два сум матора, четыре регистра, два блокасдвига, блок сравнения, блок управления и два коммутатора, причем выход первого регистра соединен с первым информационным входом первого коммутатора, выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом первого блока сдвига, информационныйвход которого соединен с выходом втоп рого коммутатора, первый информационный вход которого соединен с выходомвторого регистра, первый вход второгосумматора соединен с выходом второгоблока сдвига, управляющие входы первого и третьего регистров соединены с первым выходом блока управления, второй выход которого соединен с управ" ляющими входами второго и четвертого регистров, выход блока сравнения соединен с входом сигнала сравнения блока управления, третийвыход которого соединен с управляющими входами блоков сдвига, четвертый выход блока управления соединен с первым управляющим входом первого коммутатора, пятыйвыход блока управления соединен с первым управляющим входом второго коммутатора, дополнительно введены с третьего по шестой коммутаторы, причем выход третьего регистра соединен с первыми информационными входами третьего и четвертого коммутаторов, вторые информационные входы которых сое динены с выходом четвертого регистра, выход третьего коммутатора соединен с вторым входом второго сумматора, выход четвертого коммутатора соединен с информационным входом второго блока сдвига, выходы первого и второго сум" маторов соединены с информационными входами соответственно пятого и шестого коммутаторов, первые угравляющие входы которых соединены с четвертым выходом блока управления и первым управляющим входом третьего коммутатора, второй управляющий вход которого соединен с шестым входом блока управления и вторыми управляющими входами первого, пятого и шестого коммутаторов, .рвые выходы которых соединены с информационными входами соответственно первого и третьего регистров, информационные входы второго и четвертого регистров соединены с вторыми выходами соответственно пятого и шестого коммутаторов, выход первого регистра соединен с первым входом блока сравнения и вторым информационным входом второго коммутатора; выход второго регистра соединен с вторым входом.блока сравнения и вторым информа", ционным входом первого коммутатора,первый управляющий вход четвертогокоммутатора соединен с пятым выходомблока управления, седьмой выход которого соединен с вторыми управляющими 5входами второго и четвертого коммутаторов, установочные входыс первогопо четвертый регистров соединены соответственно с первого по четвертыйвходами задания начальных условий 1 Оустройства, вход запуска управлениясоединен с входом запуска устройства,Кроме того, блок управления содержит генератор импульсов, счетчик, дешифратор-шифратор, четыре триггера, девять элементов И, три элемента ИЛИ и элемент задержки, вход которого соединен с входом запуска блока управления и первыми входами первого и второго элементов ИЛИ, выход элемента задержки соединен с входом запуска генератора импульсов, вход останова которого соединен с первым выходом дешифратора-шифратора и входом сброса счетчика, информационный вход которого соединен с выходом генератора импульсов и первыми входами первого и второго элементов И, выход начетчика соединен с входом дешифратора-шифратора, второй выход которого соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первыми входами с первого по третий триггеров и с третьего по пятый элементов И, третий выход дешифратора-шифратооа соединен с первыми входами шестого и седьмого элементов И и вторыми вхо" дами первых элс ментов ИЛИ и триГГеравыходы которых соединены соответственно с первым входом четвертого триггера и вторыми входами первого и втс,. рого элементов И, выход второго элемента И соединен с первыми входами третьего элеР,;ента ИЛИ, во:.ьРого и де.,рвятого элементов И, вход сигнала срав нения блока управления соединен с вторым входом третьего элемента И, выход которого соединен с вторым входом четвертого триР гера, выход кото, 50 рого гРодключен к вторьм входам с чет-вертого по седьмой элементов И, вы- ходы шестого и седьмого элементов соединены : вторыми входами соответст венно второго и третьего триггеров выходы которых соединены с вторыми15 входами соответств:нно восьмого и девятого элементов Й, выход первого элем нта И соеаинен с вторым вхопом третьего элемента ИЛИ, выходы восьмого, девятого элементов И, третьего элемента ИЛИ, второго триггера, четвертого элемента И, третьего триггера и пятого элемента И соединены соответственно с первого по седьмой выходами блока управления,На Фиг,1 приведена структурная схема предлагаемого устройства; на фиг.2 - структурная схема первого- четвертого коммутаторов; на Фиг,3 структурная схема пятого и шестого коммутаторов; на Фиг.4 - структурная схема блока управления; на Фиг.5 временные диаграммы импульсов, иллюстрирующие работу блока управления.Устройство для вычисления элементарных функций содержит сумматоры 1 и 2, регистры 3-6, блоки 7 и 8 сдвига, коммутаторы 9-14, блок 15 сравнения и блок 16 управления. Выход первого регистра 3 соединен с первьми информационными входами первого коммутатора 9 и блока 15 сравнения и с вторым информационнь 1 м входом второго коммутатора 10 выход второго регистра 4 соединен с первым информационным входом коммутатора 10 и вторым входом коммутатора 9, Выход коммутатора 9 соединен с первым входом первого сумматора " Выход коммутатора 10 соединен с информационным входом первого блока 7 сдвига, выход которого ссединен с вторым входом сумматора , Выход третьего регистра 5 соединен с первыми информационными входами третьего и четвертого коммутаторов 11 и 12, Выход ;етвертого реГигтра 6 сОединен и этсрыми информаЦиОнными вхОдами коммутагоров 11, 12: Выход коммутатора 12 соединен с инфор" мационным входом второго блока 8 сдви- га, выход которого соединен с первым входом второго су Ратора 2, на второй вход кОтороГО подсоединен выход ком мутатора 11, Выход сумматора 1 соединен с информационным входом пятого коммутатора ",3, выходы которогу соединены с информационными входами оеР.и"1 ров 3 и 4, Выхол сумматора 2 соединен с информационным входом шесТО"О комута-ора.1 . выходы которого соединены с инфорР 1 а:,ионными входами регистров 5 и 6, 1:ервый выход блока6 управления соеинен с упр=вляющими входами регистров 3 и 5,. второй выход с управляющими вхсдами реГистосв 4 и 6 третий выход " с управляющими7 1032 входами блоков 7 и 8 сдвига, четвертый выход - с первыми управляющими входами коммутаторов 9, 11, 13 и 14, пятый выход - с первыми управляющими входами коммутаторов 1 О и 12, шестой выход - с вторыми управляющими входами коммутаторов 9, 11, 13 и 14, седьмой выход - с вторыми управляющими входамй коммутаторов 10 и 12. Выход блока 15 сравнения соединен с входом О сигнала сравнения блока 16 управления,Первый вход 17 задания начальныхусловий устройства для аргумента Хсоединен с установочным входом регист ра 3. Второй вход 18 для аргумента Усоединен с установочным входом регистра 4, Третий вход 19 для аргумента Лсоединен с установочным входом регистра 5. Четвертый вход 20 для аргумента 0 соединен с установочным входом регистра 6Вход 2 1 запуска для стартового импульса соединен с входом запуска блока 16 управления.25Выходы 22-25 устройства являютсявыходами регистров 3-6 соответственно.Сумматоры 1 и 2 могут быть выполнены для последовательного принципа работы в виде одноразрядной комбинационной схемы или для параллельного прин.ципа работы - в виде параллельнойсхемы.Регистры 3-6 являются обычными ре"гистрами для хранения и сдвига инфор 35мации.Блоки 7 и 8 сдвига могут быть реализованы либо в виде регистра сдвигадля последовательного принципа работы,либо в виде матричного сдвигателя для40параллельного принципа работы,Коммутаторы 9 и 11 могут быть выполнены (фиг.2) либо в,виде двух элементов И 26, 27, либо в виде двухгрупп элементов И 26, 27 для параллельного принципа работы. Первая группа45входов 28 соединена с входом группыэлементов И 26, Вторая группа входов29 соединена с входом группы элементов И 27, На управляющие входы группэлементов И 26, 27 подсоединены первый 30 и второй 31 управляющие входы,Выходы групп элементов И 26, 27 соеди-,нены с выходом 32 коммутатора 9 или 11,Коммутаторы 1 О и 12 могут быть выполнены аналогично. 55Коммутаторы 13,14 могут быть вы-полнены (фиг,3) либо в виде двух элементов И 33 и 34, либо в виде двух 455 8групп элементов И 33 и 34 для параллельного принципа работы, Вход 35 коммутатора 13 или 14 соединен с, входами элементов И 33, 34, на управляющие входы которых подсоединены первый 36 и второй 37 управляющие входы коммутатора, а выходы элементов И 33, 34 являются выходами 38, 39 коммутатора. Блок 15 сравнения представляет собой обычную схему сравнения цифровых кодов с регистров 3, 4.Блок 16 управления представляет собой (фиг.4) управляющий автомат и может содержать, например, управляемый генератор 40 тактовых импульсов, раоотающий в стартстопном режиме, счетчик 41, логический блок, представляю" щий собой дешифратор-шифратор 42, триггеры 43-46, элементы И 47-55 (при" чем один вход элементов И 51 и 53 яв ляется инверсным, т,е. работает на запрет при аналичии сигнала ), элементы ИЛИ 56-58 и элемент 59 задержки. На вход 60 запуска с входа 21 запуска устройства подается стартовый импульс. На вход сигнала 61 сравнения с выхода блока 15 сравнения подается сигнал сравнения, С первого выхода 62 выдается последовательность тактовых импульсов для продвижения информации из регистров 3 и 5 в .сумматорыи 2 соответственно, С второго выхода 63 выдаются последовательности тактовыхимпульсов для продвижения информации из регистров 4 и 6 в сумматоры-вычитатели 1 и 2 соответственно, С третьеговыхода 64 выдается последовательностьтактовых импульсов для сдвига, а за"тем продвижения информации в блоках 7, 8 сдвига, С четвеотого выхода 65чвыдается управляющии сигнал на ком"мутаторы 9, 11, 13 и 14. С пятого выхода 66 выдается импульс на коммутаторы 10 и 12, С щестого выхода 67 выдается управляющии сигнал на коммутаторы 9, 11, 13 и 14, С седьмого выхода 68 выдастся импульс на коммутаторы О и 12, Работа блока управления поясняется приведенными на фиг,5 временными диаграммами, где СИ - стартовый импульс; ТИ - тактовые импульсы на выходе генератора 40 (и на выходе 64); ИС - тактовые импульсы для сдвига на выходс элемента И 47: ИП- тактовые импульсы продвижения на выхо де элемента И 48 (, причем число импульсов показано условно ); ИНИ - импульс начала итерации; ИКН - импульс конца-1 кг у о 2 к уК , Згх К Г гну ки к-гФ, ВихУ 7 Х КХ/У ут 1 Р т9итерации; ИКВ - импульс конца вычисления (последние три импульса подаются с выходов дешифратора-шифратора 42); ц - значение сигнала срав 3нения; 44 - запомненный сигнал сравнения в триггере 44; 65 - управляющие сигналы с выхода 65 66 - управляющие импульсы с выхода 66 67 - управляю щие сигналы с выхода 67; 68 - управляющие импульсы с выхода 68. 10Приведенные структурная схема блока 16 управления и временные диаграммы его работы соответствуют параллель но-последовательной структуре вычисления в устройстве, при которой каж дый из коммутаторов 9, 11, 13 и 14 состоят из двух элементов И, а ком" мутаторы 10 и 12 состоят из двух групп элементов И.Вычисления функций в предлагаемом 20 устройстве выполняются в итерационном процессе по алгоритму, состоящему из системы разностных рекуррентных соот" :ношений При других начальных условиях воз"можно выцисление и других функций.Соотношение Х реализуется в сумматоре 1, регистре 3 и блоке 7 сдвига,Соотношение г реализуется в сумматоре 2 регистре 5 и блоке 8 сдвига.Соотношение И реаилизуется в сумма 4 .торе 2, регистре б и блоке 8 сдвига.Значение с 1 определяется в блоке 15сравнения.Вычисление указанных функций осуществляется следующим образом,Первоначально в регистры 3-6 вводятся начальные знацения Х 0, .Уо, ги О 0 соответственно. На вход 21 за -О+ )Х,+1 ф= Х + цх 2У;,= У, + ц;У;2-(")1 при Х;У,. 1) + с 1,02,3 3ооредкоенй иоиер итерации;и - число разрядов аргументов;1 ЕО 1 прямой код сигналасравнения кодов Х)и Ус 1)- его инверсия. В зависимости от заданных нацальных условий Хо Уд г о и Ио могут вычис ляться различные функции, которые приведены в.табл,1, причем коэффи- циент новременно вычисляемые функци 11У КГХУ КгЗ 7 Д КпО 1 Х/У фщгпуска подается стартовый импульс, по которому запускается генератор 40тактовых импульсов в блоке 16 управлений и определяется значение цо дл 1 Г первой итерации, С четвертого - седь мого выходов блока 16 управления выдаются управляющие сигналы и импульсы (расположение во времени которых определено значением цифры с ), которые определяют передачу в сдвигающие блоки 7, 8 и в сумматоры 1, 2 значений Хили Уи г или 0 . Затем4с третьего выхода блока 16 управлениявыдается серия (последовательность)тактовых импульсов для сдвига знаце55 12одном из регистров 3, или 4 и 5, или б записано новое значение, а в другом чаходится предыдущее значение. По последнему тактовому импульсу продвижения производится сравнение значений Х и У . Затем производится вы 3полнение следующей итерации и т.д. После выполнения и итераций генератор тактовых импульсов в блоке 16 управления выключается, а в регистрах 3-6 содержатся значения Функций Хп) Уп, 2 и и 0соответственно.,В табл,2 приведен числовой примервычисления ункций Хп - - МУ О=О/Ю для значений Хо==0)ИЭ 524 а;ио==0 52 2 о=2=0,94 и 00=0=0,33,Таблица 2-0)00000476 ее . е е ма вмм ьбж ф 4 ййЕ В табл.3 приведен числовой пример, ний Хо= К=2,383649;,Ув=У=1,44;вычисления функции 2=2 1 У для значе =2=0,1 и О =0=0,б,11 10324 ния Х или У в зависимости от значения с 1 ) и Лили О в блоках 7 и 83сдвига соответственно. После окончания сдвига с первого или второго выходов (при о =1 с первого, а при 5 ц=0 с второго и третьего выходов блока управленид выдаются серии (последовательности) тактовых импульсов для продвиженияссодержаний регистров 3 или 4 и блока 7 сдвига и регистров 1 О 5 или 6 и блока 8 сдвига в сумматоры 1 и 2 соответственно. Результаты суммирования с выходов сумматоров 1 и 2 через коммутаторы 13 и 14 соответственно записываются младшими разрядами 15 вперед в освобождающиеся при продвижении старшие разряды регистров 3, или 4 и 5, или б соответственно. и продвигаются к началу этих регистров. Таким образом) к концу итерации в 0,4125 0,4125 0,4382812 0,4519775 0,459775 О) 4555086 О)452879 0)4572879-о,оооа 37481 Моделирование проводилось на ЦВМ общего назначения для 12-разрядной сетки предлагаемого устройства (при числе итерации равном и 12).Погрешность вычисления указанных20 функций в предлагаемом устройстве при и+в разрядной сетке регистров и блока сдвига, где в=1 оа и 1. - число2дополнительных защитных разрядов для 225 компенсации погрешности от усечения чисел при их сдвиге за пределы и разрядов, меньше единицы и-го последнего младшего разряда при выполнении и итераций, что подтверждается результатами моделирования,30Быстродействие предлагаемого устройства для последовательного принципа работы (одноразрядный сумматор и последовательный регистр сдвига) рав"но в тактах35 Т и (и+в+. - 1 п(п+1)так как в каждой итерации выполняется только одно сложение, а второепропускается,Быстродействие устройства для параллельного принципа работы (параллельный сумматор и матричный сдвигатель) равно в тактахТ = 2 п.Предлагаемое устройство обеспечивает расширение класса решаемых задачпутем одновременного вычисления четырех функций, причем, изменяя начальные значения, можно получить шестьвариантов вычисления указанных четырех функций, т.е, вычислять 18 функциональных зависимостей. Кроме того,вычисление одновременно четырех функций выполняется за время вычисленияодной из этих функций. Изобретениеобладает минимальными аппаратурнымизатратами, высоким быстродействиемпри широких функциональных. возможностях.