Устройство для ассоциативного сжатия информации

(Юц 4 С 08 С 19/28 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ фОПИСАНИЕ ИЗОБРЕТЕНИЯ 131 РО 10 МЪ СВДЕТЕЛ:)СТОУ(56) Авторское свидетельство СССР В 324638, кл, Г 06 Л 1/02, 1971.Авторское свидетельство СССР Ф 1120390, кл. С 08 С 19/28, 1983. (54)(57) УСТРОЙСТВО ДЛЯ АССОЦИАТИВНОГО СЖАТИЯ ИНФОРИАЦИИ, содержащее на передающей стороне в каждом канале обработки последовательно соединенные первый умножитель и сумматор и второй умножитель, блок буферной памяти, выходы которого соединены с первыми входами первых и вторых умножителей соответствующих каналов обработки, выходы вторых умножителей каналов обработки соединены с соответствующими входами сумматора, выход которого соединен с первым входом вычи тателя, второй вход которого соединен с вторыми входами первых умножителей каналов .обработки, выход которого соединен с входами нормали- затора и квадратурного сумматора, выход квадратурного сумматора соединен с входом порогового элемента, первый выход которого соединен с первым управляющим входом блока ключей, второй выход соединенс управляющими входами первого и второго ключей и с вторым управляющим входом блока ключей, информационные входы которого соединены с вторыми входами вторых соответствующих. умножителей каналов обработки, выходы блока ключей и первого ключа соединены с соот ветствующими входами кодера, выход которого подключен к каналу связи, выход нормализатора соединен с информационными входами первого и второго ключей, выход второго ключа соединен с входом блока буферной памяти, а на приемной стороне содержащее последовательно соединенные формирователь импульсов, ключ и блок буферной памяти, выходы которого соединены через умножители с соответствующими первыми входами сумматора, выход которого является выходом устройства и соединен с первым входом формирователя импульсов, декодер, первый выход которого соединен с вторыми входами формирователя импульсов, ключа и сумматора, второй выход декодера соединен с входом регистра памяти, выходы которого соединены с вторыми входами соответствующих умножителей, о т л ич а ю щ е е с я тем, что, с целью повышения точности и информативности устройства, в него введены на передающей стороне блок оперативной памяти, второй вычитатель, второй квадратурный сумматор, третий и четвертый ключи, второй пороговый элемент, элемент задержки, инвертор, Формирователь кода и в каждом канале обработки - пороговый элемент - выход которого соединен с вторым входом второго умножителя,. вход соединен с выходом сумматора, первый вход второго вычитателя и вход элемента задержки объе" динены и являются входом устройства, выход второго вычитателя через последовательно соединенные второй квадратурный сумматор и второй пороговый элемент соединен с входами управления третьего и четвертого ключей и входом1170482 30 инвертора, выход которого через формирователь кода подключен к каналусвязи, выход элемента задержки соединен с информационными входами третьего и четвертого ключей, выход чет"вертого ключа через блок оперативнойпамяти соединен с вторым входомвторого вычитателя, выход третьегоключа соединен с вторым входом первого вычитателя, на приемной стороне,введены дешифратор, блок оперативнойпамяти, второй, третий и четвертый Изобретение относится к телемеханике и системам передачи данных.Цель изобретения - повышение точности и информативности устройства,На фиг. 1 изображена блок-схема передающего устройства; на фиг. 2 - блок-схема приемной части.Устройство содержит на передающей стороне второй вычитатель 1, второй квадратурный сумматор 2, третий ключ 10 3, четвертый ключ 4, второй пороговый элемент 5, блок 6 оперативной памяти, блок 7 буферной памяти, каналы обработки, содержащие первый умножитель 8, сумматор 9, пороговый элемент 10 и второй умножитель 11, сумматор 12, первый вычитатель 13, нормализатор 14, первый квадратурный сумматор 15, первый пороговый элемент 16, второй ключ 17, первый ключ 18, щ 0 блок 19 ключей, кодер 20, элемент 21 задержки, йнвертор 22, формирователь 23 кода.Устройство содержит на приемнойстороне второй ключевой элемент 24,третий ключевой элемент 25, четвертыйключевой элемент 26, блок 27 оперативной памяти, дешифратор 28, инвертор 29, декодер 30, регистр 31памяти, формирователь 32 импульсов,первый ключевой элемент 33, блок 34буферной памяти, умножители 35, сумматор 36.Передающая часть предлагаемого устройства (фиг, 1) работает следую- . щим образом.В статике в начальном состоянии все регистры сумматоров, умножителей ключи и инвертор, информационныйвход второго ключЮ и вход дешифратораподключены к каналу связи, выходвторого ключа через блок оперативнойпамяти соединен с информационнымивходами третьего и четвертого ключей,выход инвертора соединен с входамиуправления второго и третьего ключей,выход дешифратора соединен с входомуправления четвертого ключа и входоминвертора,выходы третьегои четвертогоключей соединеные входомдекодера,и блоки 6 и 7 памяти обнулены, То жесамое касается и приемной стороны(фиг. 2),Вследствие этого при поступлении первого кадра информации на вход устройства через квантователь вектор- кадр вычитается вторым вычитателем с "О"-м кадром из блока 6 оперативной памяти. В результате этого при вычи.тании из исходного вектора-кадра Б нулевого вектора на выходе вычитателя 1 появится вектор-кадр Б, который квадратично суммируется покоординатно сумматором 2. Данный сигнал сравнивается с допустимой величиной отличий с помощью порогового элемента 5. Так как величина сигнала превышает порог, то пороговое устройство 5 открывает ключи 3 и 4, куда одновременно поступает с выхода элемента 21 задержки входной, задержанный на времяаботы блоков 1, 2 и 5, вектор-кадр Б и одновременно запоминается в блоке 6 оперативной памяти и умножается в блоках 8 на "О"-е вектора из блока 7 буферной памяти. В результате этого на выходных регистрах сумматора 9 и на выходе сумматора 12 также установятся нулевые значения сигналов, Поэтому при вычитании из входного вектора-кадра Б 1 нулевого вектора на выходе первого вычитателя 13 .появится вектор-кадр Б 1, который пронормируется нормализатором 14, и через открытые ключи 17 и 18,попадают соответственно во входной регистр кодера 20 и блок 7 буферной памяти.Вследствие того, что сумма кдвадратов компонент изображения, образованная в квадратичном суммато,ре 15, существенно выше порогато сигнал с второго выхода порогового элемента 16 открывает ключи 17и 18 и блок 19 ключей. Кодер 20 кодирует входную информацию ("0"-е коэффициенты и первое изображение - кадр)и передает в канал связи. 1 ОВ том случае, когда в блоках 6 и 7памяти уже имеется информация о последовательности кадров очереднойвходной вектор-кадр вычитается сзапомненным вектором в блоке 6оперативной памяти при помощи вычи 1тателя 1. Разность (Б - Б ) квадратично суммируется покоординатносумматором 2, и эта величина сравнивается с допустимой величиной20отличий с помощью порогового элемента 5. При непревышении порога с выхода порогового элемента 5 не поступаетсигнал превышения (значит данныйвходной кадр и предыдущий кадр силь- р 5но коррелированы - похожи),В результате этого срабатываетинвертор 22, который запускает формирователь 23 кода повторения, Этоткод поступает в канал связи.Если сигнал с выхода сумматора 2превышает уровень порога б , товходной кадр одновременно запоминается в блоке 6 оперативной памяти,при этом предыдущий кадр "выталкивается" и поступает на умножители 8,в которых умножается на заполненныев буфере 7 памяти вектора ассоциацииизображения в виде их остатков ЦЦ, , Ц, и покоординатно суммируется группой сумматоров 9. Приэтом на выходных регистрах сумматоров 9 фиксируются величины коэффициентов ассоциаций С =(Б, Ц;),1 = 1,2, , 1 с. Эти коэффициенты 45через пороговые элементы 10, которыенеобходимы для подавления различныхмалых сигналов (шумов), поступают наумножители 11. Исходное изображениеБ 1 восстанавливается по этим коэффициентвм Ст путем умноиенин вектороввссоциецнй ц;1 , т = 1, к -ивблока 7 буферной памяти на соответствующие коэффициенты С; от пороговых элементов 10 с помощью умножителей 11 и суммирования в сумматоре 12.Восстановленный кадр Б поступает навходной регистр вычитателя 13, на втором входном регистре которого находится исходный кадр Б 1. Разность Б -Б квадратично суммируется покоординатно сумматором 15. Одновременно эта же разность нормируется нормализатором 14 по энергии и поступает на информационные входы ключа 17 и 8.Величина несоответствия исходного и ассоциативного кадра сравнивается с допустимой величиной отличий (искажений) с помощью порогового элемента 16. При непревышении порога допуска с первого выхода порогового элемента на управляющий вход блока 19 ключей поступает импульс разрешения, и информация о коэффициентах Сц, ассоциаций поступает с выходных регистров сумматоров 9 через пороговые элементы 10 на первый вход кодера 20, в котором кодируется и передается в канал связи, В случае превышения допуска импульс с второго выхода порогового элемента 16 открывает ключи 17 и 18 и блок 19 ключей. При этом наряду с коэффициентом С ; на второй вход кодера 20 через ключ 18 поступает вектор Цк - остаток ассоциаций, в котором кодируется и передается вЪканал связи после сообщения о коэффициентах С ; . Одновременно этот же вектор поступает от блока 14 через ключ 17 на вход блока 7 буферной памяти. При этом кодовый кадр 7 "выталкивает" кадр 71, информация о котором теряется. Остальные кадры меняют адресацию на 1. Таким образом обновляется информация в блоке 7 буферной памяти, если буфер 7 памяти заполнен полностью. На приемной стороне информация поступает одновременно на ключ 24 и дешифратор 28, Дешифратор срабатывает только по коду повторения. Поэтому, если поступил код повторения предыдущего кадра, дешифратор 28 открывает ключ 26, а ключи 24 и 25 остаются в закрытом состоянии, так как с выхода инвертора 29 нет разрешающего сигнала. С блока 27 оперативной памяти предыдущий вектор Цц регенерируется и поступает на декодер 20, Если же на вход приемника поступают коэффициенты и вектор Ц;, то дешифратор 28 не срабатывает, и с выхода инвертора. поступает на управляющие входы ключей 24 и 25 разрешающий сигнал, который открывает эти ключи, и в оперативную память 27записывается входная информация изатем через открытый, ключ 25 поступает на декодер. С помощью декодера30 информация декодируется и разделяется на вектор отсчетов коэффициентов Ск, , отсчеты которогозапоминаются на регистре 31 памяти коэФфициентов, и на векторкадр У. В случае отсутствия вектора Ок первого выхода цекодера снимаются "0"-е отсчеты, по которым формирователь 32 блокируется до тех пор, пока не появятся не "0"-е отсчеты на выходе декодера 30. При этом ключ 33 находится в закрытом состоянии. Векторы 0,= 1, 1 -1, запомненные ранее в блоке 34 буферной памяти, умножаются группой умножителей 35 на коэффициенты из регистра 31 памяти, после чего результаты суммируются сумматором 36, на выходе которого образуется передаваемый кадр изображения к-З Е: Си+Оприк 50= О, 8, С1 ;1После появления информации на выходе сумматора 36 формирователь 32 в том случае если он не блокирован, форми- О рует импульс записи При наличиивектора 0 к 1 0 он складывается на сумматоре 36 вместе с линейной комбиК нацией, С. О;, Так как в этом 15случае формирователь 32 не блокирован, то по наличию информации на ,выходе сумматора 36 импульс разреше" ния с выхода формирователя 32 открывает ключ 33, и вектор ОК с выходного регистра декодера записывается в блок 34 буферной памяти, Хранение информации в буферной памяти 34 организуется аналогично как и на передаю щей стороне в блоке 7 буферной памяти,1170482 итель В. ФеЛ.Йикещ ст хр о р Е. Копч ир с НИИПИ 5 Патент", г. Ужгород Проектная ал акаэ 4706/47 по дела 113035, Моск