Цифровой коррелятор

:"(";(. )ФМФФМ 1 ):ы 36. ч" ОЗЛИВ ПИСА ЗОБРЕТЕН ТВУ ВИДЕТ 1 АВТОРСН 4) ( жащийсоедищегоключе пис д ключе низац :динен плекс памят посто и с ОСУДАРСТВЕННЫИ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(56) 1. Авторское свидетельство СССР 879595, кл. С Об Г 15/336, 1981,2. Авторское свидетельство СССР9 903890, кл. С) 06 Р 15/336, 1982(прототип) . 7) ЦИФРОВОЙ КОРРЕЛЯТОР, содер- блок памяти, выход которого ен с входом первого накапливаюумматора, а адресной вход подк выходу мультиплексора, вход блока памяти объединен с вхоресного счетчика записи и подк первому выходу блока синхровторой выход которого соеуправлякщим входом мультира, входом считывания блока и управляющим входом блокаиной памяти, вы од которого соединен с первым входом формирователя адресов считывания, второй вход которого подключен к третьему выходу блока синхронизации, выход формирователя адресов считывания подключен к первому информационному входу мультиплексора, второй информационный вход которого подключен к выходу адресного счетчика записи, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия коррелятора в него введены регистр входной выборки, второй накапливающий сумматор и регистр сдвига, управляющий вход которого подключен к первому выходу блока синхронизаС ции, а выход соединен с информацион- щ ным входом блока памяти, информационный вход регистра сдвига подключен к выходу второго накапливающего сумматора, первый вход которого С соединен с выходом регистра входной выборки, вход которого объединен с вторым входом накапливающего сумматора и является информационным входом коррелятора.Изобретение относится к специализированным средствам вычислительной техники и предназначено для взаимно корреляционной обработки сигналов.Измерение взаимной корреляционной функции (ВКФ) между входным и спорным (детерминированным) сигналами в реальном масштабе времени требует обработки всего массива выборок (определяемого сложностью сигнала и точностными параметрами измерения) 0 за время двумя соседними выборками, поступакщими на вход коррелятора.Известен цифровой коррелятор, в котором с целью сокращения количества выполняемых операций умножения 15 входная информация подвергается предварительной обработке в дополнительном накапливакщем сумматоре, в частности операнды объединяются в блоки с последукщим суммированием операндов в пределах. Тем самым достигается замена части операций умножения менее трудоемкой операцией сложения. Коррелятор содержит блоки памяти с произвольным доступом к информации, блок умножения, ряд накапливающих сумматоров, счетчики адресов, синхрониэатор и соответствующие связи (1).Недостатком данного устройствад является то, что хотя количество операций умножения существенно сокращеМо (в ряде случаев не менее, чем на порядок), однако при анализе высокочастотных процессов времени, отводимого на выполнение даже этого относительно небольшого количества операций умножения, явно недостаточнс из-за. использования медленно действующих умножителей.1 40Наиболее близким по технической сущности к предлагаемому является цифровой коррелятор, содержащий два блока задержки с памятью (БЗП) значений выборок входного и опорного сигналов, входы которых являются входами коррелятора, выходы соединены с входами умножителя, а адресные входы - с соответствующими им формирователями адресовв режимах записи и считывания, выход умножителя соединен с информационным входом блока памяти произведений (БПП), адресные входы которого через мультиплексор соединены либо с выходом адресного счетчика в режиме записи), либо с выходом формирователя адреса считывания, информационный вход которого соединен с блоком памяти адреса, выход БПП соединен с накапливающим сумматором, генератор импульсов (ГИ) выходами соединен с формирователями адресов, блоками памяти адресов, с управлякщим входом мультиплексора и с входами запись - считываниеБПП (2 . Данное устройство позволяет вК/И (где К - число циклов вычислений ВКФ, 6 - число выборок опорного сигнала) раэ сократить время сигнала., необходимое на выполнение операций умножения за счет сокращенияколичества операций умножения.Однако в ряде случаев при обработке быстропротекающих процессов,Даже при использовании сверхбыстродействующих умножителей, на операции умножения тратится значительноевремя. В таких случаях зада=у решают путем параллельного подключениянескольких идентичных умножителейкоторые являются сложными арифметическими устройствами,Цель изобретения - повышениебыстродействия коррелятора.Поставленная цель достигаетсятем, то в цифроой коррелятор,содержащий блок памяти, выход которого соединен с входом первого накал-;ливающего сумматора, а адресный входподк."ючен к выходу мультиплексора,вход записи блока памяти объединен свходом адресного счетчика записи иподключен к первому входу блокасинхронизации, второй выход которого соединен с управлякщим входоммультиплексора, входом считыванияблока памяти и управляющим входомблока постоянной памяти, выход которого соединен с первым входом формирователя адресов считывания второйвход которого подключен к третьемувыходу блока синхронизации выходформирователя адресов считыванияподключен к первому информационномувходу мультиплексора, второй информационный вход которого подключенк выходу адресного счетчика записи,введены регистр входной выборки,второй накапливающий сумматор и регистр сдвига, управлякщий вход которого подключен к первому выходу блока синхронизации, а выход соединенс информационным входом блока памяти, информационный вход регистрасдвига подключен к выходу второгонакапливакщего сумматора, первыйвход которого соединен с выходомрегистра входной выборки, вход которого объединен с вторым входом вто"рого накапливающего сумматора и яв. -ляется информационным входом коррелятора.На фиг. 1 представлена структурная схема цифрового коррелятора; нафиг. 2 - структурная схема формирователя адресов считывания.Коррелятор содержит регистр 1 входной выборки, первый накапливающий сумматор 2, последовательно соединенные регистр 3 сдвига и блок 4 памяти, второй накапливающий сумматор 5, первый вход которого соединен с выхо 107377 бдом регистра 1 входной выборки, а второй вход объединен с входом регистра 1 выборки и является входом коррелятора, вход первого накапливающего сумматора 5 соединен с выходом блока 4 памяти, последовательно соединенные блок б синхронизации, адресный 7 счетчик записи и мультиплексор 8, выходом подключенный к адресному входу блока 4 памяти, вход адресного 7 счетчика записи дополни тельно соединен с входом записи блока 4 памяти и управляющим входом регистра 3 сдвига второй выход блока б синхронизации через последовательно соединенные блок 9 постоянной 15 памяти и формирователь 10 адресов считывания соединен с вторым информационным входом мультиплексора 8, вход блока 9 постоянной памяти дополнительно соединен с управляющим входом мультиплексора 8 и входом считывания блока 4 памяти, третий выход блока б синхронизации соединен с уп- равляющим входом формирователя 10 адресов. 25Формирователь адресов считывания аналогичен 2) и содержит счетчик 11 и сумматор 12 первый вход которого подключен к выходу счетчика. Второй вход сумматора 12 и вход счетчика 11 являются соответственно первым 13 и вторым.14 входами формирователя, выход 15 которого является выходом сумматора.Блок б синхронизации, как и в известном устройстве 2, содержит кварцевый генератор и набор управляемых,делителей, с выходов которых снимаются синхронизирующие импульсы определенной частоты и длительности.Цифровой коррелятор работает сле дующим образом.Каждая выборка входного сигнала записывается в регистр 1 входной выборки, где хранится удвоенное ее значение в течение цикла, до момен та прихода очередной входной выборки.Удвоение кода в регистре 1 входной выборки осуществляется путем1его сдвига на один разряд в сторону 50 старших разрядов регистра 1 относительно одноименных разрядов второго накапливающего сумматора 2. Таким образом, выходы,разрядов регистра 1 входной выборки соединены с входами 55 разрядов накапливающего сумматора 2, номера которых отличаются на единицу от соответствующих номеров разрядов регистра 1.Одновременно выборка входного60 сигнала через второй накапливающий сумматор 5 поступает в регистр 3 .сдвига, с которого произведение входной выборки на единицу (одно из значений опорного сигнала) снимается в блок 4 памяти. В регистре 3сдвига код значения входной выборкипоразрядно сдвигается в сторонустаршего разряда, образуя тем самьвв каждом такте сдвига на параллельных выходах регистра 3 сдвига произведения кода на числа ряда 2 , 2, 2 , , 2 . Во время сдвига кода зпо разрядной сетке удвоенное значение входной выборки из регистра 1 выборки поступает в накапливающийсумматор, где складывается с предварительно записанным там значениемвходной выборки, т.е; на выходенакапливающего сумматора 5 формируются произведения входной выборки на код равный 3. Данное произведение в регистре 3 сдвига последовательно умножается на ряд 2 , 2, 2, 2(Умножение на 2 не требует эаотраты времени), результаты поступают в блок 4 памяти.Суммирование в накапливающем сумматоре 5 (Формирование произведенийвходной выборки на нечетнь 1 е значенияопорного сигнала) и последующийсдвиг полученного двоичного кодапроизведения по разрядной сетке регистра 3 сдвига (формирование произведений входной выборки на счетные.значения опорного сигнала) осуществляется до тех пор, пока не будет осуществлено перемножение кода данной входной выборки на все возможныезначений опорного сигнала.Каждый цикл заканчивается обнулением накапливающего сумматора 5 и регистра 3 сдвига. Таким образом, среднее время на выполнение одной операции умножения меньше, чем время выполнения операции суммирования (как правило более трудоемкой, чем сдвиг по разрядной сетке) эа счет параллельного выполнения операций. Адресный 7 счетчик записи в каждом цикле Формирует Я кодов адресов, а эа В циклов - Й Ц адресов, после чего он обнуляется, и повторяется, заново процесс формирования кодов адресов записи, Таким образом, общий объем памяти блока 4 памяти составляет М О ячеек (в каждой ячейке хранится-разрядное двоичное произведение) . При вычислении каждой ординаты ВКФ осуществляется суммирование в накапливающем сумматоре 2 произведений, поступающих с выхода блока 4 памяти, путем опроса ячеек памяти, Формирователь 10 адресов считывания последовательно формирует адрес ячеек блока 4 памяти при помощи блока 9 постоянной памяти (блока памяти адресов считывания), в котором хранится К значений кодов адресов блока 4 памяти, с учетом распределения значений выборок опорного сигна 1073776ла по длине реализации (8) и последовательности записи в блоке 4 памяти Формируемых произведений. Изменение адресов считывания от цикла к циклу осуществляется в формирователе 10 адресов путем суммирования по мсдулю ЙЙ кода, определяющего номер цикла, с кодом, выдаваемым в данном такте считывания блоком 9 постоянной памяти.Таким образом, по сравнению с про тотипом существенно сокращается время, необходимое на выполнение операций умножения, за счет устранения избыточности при выполнении арифметических операций, обеспечивающих 15 вычисление ординат ВКФ.В прототипе на выполнение одной операции умножения ватрачивается -2 мкс, а в предлагаемом корреляторе среднее время, затрачиваемое 20 на выполнение аналогичной операции, сокращено более чем в 10 раз при использовании общей элементной базы (одинаковой степени интеграции) .Предлагаемое устройство при со д хранении точностных параметров прототипа обладает значительно большим быстродействием, меньшим объемом па-. мяти ОЗУ и упрощенной структурой;Время необходимое прототипу для выполнения в цикле операции умножения определяется как 1 чи - й:Чм При использовании сверхбыстродействующих умножителей, а следовательно, сложных, громоздких и дорогостоящих время выполнения одной операции умножения можно привести ко времени выполнения одной простой условной логической операции (считывание, суммирование и т.д.), В предлагаемом корреляторе среднее время выполнения операции умножения всегда мень"ше, чем время выполнения одной операции умножения в прототипе, так какпроцесс формирования произведенийв предлагаемом устройстве происходитпараллельно: умножение на нечетныйкод в накапливающем сумматоре путемвыполнения одной операциИ суммирования одновременно в сдвигающем регистре происходит умножение на коды,равные 20, 2, 2,2" путем поразрядного сдвига кодов,Общий объем памяти коррелятора со.кращен на Й +2 4 ячеек (изъятие изпрототипа двух блоков задержки с памятью общей емкостью 8 +Ц "еек, одного блока памяти адресов емкостьюИ ячеек и увеличение объема памятивторого блока адресов на 0 -Я ячеек).Кроме того, общие аппаратурныезатраты сокращены за счет упрощеннойструктуры умножителя (статическийрегистр, накапливающий сумматор исдвигающий регистр) и изъятия устройств формирования адресов записии считывания, двух блоков задержкис памятью.По сравнению с базовым объектом(коррелятор Ф 7016) предлагаемыйкоррелятор имеет более широкую полосу обработки входных сигналов засчет более высокого (не менее чемв 600 раэ) быстродействия, отсутствуют дополнительные потери (а 1,5)в точности измерения ординат ВКФ. Использование в качестве регистра сдвига приборов с зарядовой связью (ПЗС) позволяет повысить эффективность предлагаемого устройства.1073776 А.ИваноШ Составителя Техред Л.Ми орректор И,Эрд Редактор Л.Веселов одписно аказ филиал ППП Патент, г.ужгород, ул.Проектная, 4 31/48 ТВНИИПИ Государстпо делам изоб 13035, Москва Жраж 699енногоетенийРаушс комитета СС Ри открытийкая наб., д. 4/5