Устройство для деления чисел

СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 80 19) 7/5 ВСЕСОЖф " ОПИСАНИЕ ИЗОБРЕТЕНИЯ 13, ВНСНИОТЕМА ТВУ ИДЕ АВТОРСКОМ т бласти бы ри -полне рв вхо- нены ате лителя сора принудтели блок одами сумм ны ОО выходы суругления ченных чи елите ого и второго узл деления бл ока деления усеченных чиделимого которых соединены с выходами перв читателей блока де о и второго в лен енных ветств исел с о, входы уменьторого вычитатесеченных чисел со аемого первого и ей блока деления динены с ервого р старших разрятатка, а их в выходамигистра ОСУДАРСТВЕННЫИ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ 21) 3836695/24-2422) 07.01,8546) 30.07,86. Бюл, 11 2871) Минский радиотехнический инстут72) А.Г. Батюков и А.А, Шостак53) 681.3(088.8)56) Патент США Ф 3234367,л. 235-156, 1962,Патент США 11 3293418, кл. 235-1964,Авторское, свидетельство СС й, кл. 0 06 Г 7/52, 19 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ Ч 1 (57) Изобретение относится к вычислительной техники и може применено в быстродействующих метических устройствах для вь операции деления чисел, Целью изобретения является повьппение быстродействия устройства за счет сокращениядлительности такта формирования Кцифр частного. Устройство для деле-ния чисел содержит первый и второйрегистры остатка, регистры делителяи,частного, блок деления усеченныхчисел, содержащий сумматор принудительного округления делителя, первыйи второй вычитатели, первый и второйузлы деления и коммутатор, блок умножения, первый, второй и третий вычитатели, коммутатор, узел коррекциичастного и блок управления, причемвыходы разрядов первого регистра остатка соединены с входами уменьшаемого второго вычитателя, входы вычитаемого которого соединены с выходамиразрядов второго регистра остатка,выходы разности второго вычитателясоединены с входами уменьшаемого перваго и третьего вычитателей, выходыразрядов регистра делителя соединеныс входами вычитаемого третьго вычитателя и с входами первой группы блока умножения, входы второй группы которого соединены с выходами комйутатора блока деления усеченных чисел,выходы первой и второй групп блокаумножения соединены с входами вычитаемого первой и второй групп первого вычитателя соответственно, входданных устройства соединен с информационными входами регистра делителя ис информационными входами первойгруппы коммутатора, информационныевходы второй и третьей групп которого соединены с выходами разности первого и третьего вычитателеи соответ ственно, выходы коммутатора соедине ны с информационными входами регистра остатка, информацион ды второго. регистра остатка с с выходами займа первого вычи выходы старших разрядов регис тельного округления дели- деления усеченных чисел, мматора принудительного окелителя блока деления усеел соединены с входами124 78 ды вычитаемого соединены с выходами .старших разрядов второго регистра остатка, вьходы первого и второго узлов деления блока деления усеченных чисел соединены с .информационными входами первой и второй групп коммутатора блока деления усеченных чисел соответственно, выходы которого, за исключением старшего разряда, со 62единены с информационными входамипервой группы узла коррекции частного, информационные входы второйгруппы которого соединены с выходамимладших разрядов регистра частного,выходы узла коррекции частного соединены с информационными входамимладших разрядов регистра частного.2 з,п. ф-лы, 4 ил.Изобретение относится к вычислительной технике и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел. 5Цель изобретения - повышение быстродействия.На фиг. 1 приведена структурная схема устройства для деления чисел; на фиг. 2 - функциональная схема первого вычитателя; ыа фиг. 3 - функциональная схема узла коррекции частного при К = 5; на фиг, 4 - функциональная схема блока управления.Устройство содержит первый ре .гистр 1 остатка, второй регистр 2 остатка, регистр 3 делителя, регистр 4 частного, блок 5 деления усеченных чисел, сумматор 6 принудительного округления делителя бло О ка 5 деления усеченных чисел, первый вычитатель 7 блока 5 деления усеченных чисел, второй вычитателв 8 блока 5 деления усеченных чисел, первый узел 9 деления блока 5 деления 25 усеченных чисел, второй узел 1 О деления блока 5 деления усеченных чисел,коммутатор 11 блока 5 деления усеченных чисел, блок 12 умножения, первый вычитатель 13, второй вычитатель 14, ЗО 1третий вычитатель 15, коммутатор 16, узел 17 коррекции частного, блок 18 управления, вход 19 данных устройства, вход 20 синхронизации устройства, выход 21 остатка устройства, вы ход 22 частного устройства, шину 23 логической единицы, шину 24 логического нуля, выходы 25 разрядов первого регистра 1 остатка, выходы 26 старших разрядов первого регистра 1 4 О остатка, выходы 27 разрядов второго регистра 2 остатка, выходы 28 старших разрядов второго регистра 2 остатка, выходы 29 разрядов регистра 3 делителя, выходы 30 старших разрядов регистра 3 делителя, выходы 31 коммутатора 11 блока 5 деления усеченных чисел, выходы 32 коммутатора 11 блока 5 деления усеченных чисел за исключением его старшего разряда, выход 33 старшего разряда коммутатора 11, выходы 34 разности второго вычитателя 14, выход 35 заема старшего разряда третьего вычитателя 15, выходы 3 первой группы блока 12 умножения, выходы 38 второй группы блока 12 умножения, выходы 39 разности первого вычитателя 13, выходы 40 заема первого вычитателя 13, выходы 41 младших разрядов регистра 4 частного, выходы 42 узла 17 коррекции частного, выходы 43-49 блока 18 управления. Вычитатель 13 содержит одноразрядные двоичные вычитатели 50, Узел 17 содержит элемент НЕ 51, элементы И 52 и четырехразрядный двоичный сумматор 53. Блок 18 управления содержит счетчик 54, дешифратор 55, эле- менты И 56 и элементы ИЛИ 57.Устройство для деления чисел работает следующим образом.Пусть в исходном состоянии счетчик 54 блока 18 обнулен, а на входе 19 присутствует п-разрядный дво- ичный код делителя У. Тогда по первому синхроимпупьсу на входе 20, на выходах 43 и 44 блока 18 формируются сигналы, покоторым осуществляется запись делителя в регистр 3 и обнуляются регистры 1 и 2. По истечении действия первого импульса на входе 20, счетчик 54 блока 18 переключается в3 1247862 4 состояние "1", что, в свою очередь, пользуется значение приводит к появлению сигнала логи- сФормированных на в ческой "1" на выходе 45 блока 18. блока 5, Сформирова Так как в регистрах 1 и 2 хранятся блока 5-разрядное нулевые коды, то на выходах 31 бло ступает в узел 17 и ка 5 формируется нулевой код-раздается на входы вто рядного частного, на выходе 36 вы- ка 12, на выходах 3 читателя 15 образуется сигнал логи- образуется произвед ческой "1", на выходах 39 и 40 вычи- рядном коде. На вых тателя 13 формируются нулевые коды. 1 О читателя 13 формиру1 С приходом второго импульса на вход 20 коде разность г осуществляется запись с входа 19 и- выходах вычитателя разрядного кода делимого в регистр 1, ность г = г- У нулевого кода заема вычитателя 13 - в кущего остатка, сфо регистр 2, и нулевого кода частного - 15 ходах разности вычи в младшие разряды регистра 4. По ис- рядном коде). Если течении действия второго импульса на рованная на выходах 30 35 частного. 40 50 входе 20, счетчик 54 блока 18 переключается в состояние "2", На этомподготовительный этап, включающийдва такта, заканчивается и далее выполняется собственно деление, в процессе которого эа ш тактов формируется ш(-1)+1 двоичных цифр частного Рассмотрим работу устройства в течение одного -го такта (1 с 3 п) формирования 1 цифр частного. По значению старших разрядов текущего остатка, хранимого в регистрах 1 и 2 вдвухрядном коде, и делителя, хранимого в регистре 3, на выходах узла 9блока 5 формируется 1 двоичных цифрчастного, в предположении, что приприведении двухрядного кода текущегоостатка в одноряднык код образуетсясигнал заема из младших разрядов остатка в старшие, а на выходах узла 10 блока 5 формируется 1 двоичных циФрчастного, в предположении, что приприведении двухрядного кода текущего остатка в однорядный код не образуется сигнал заема из младших разрядовостатка в старшие, Параллельно с работой блока 5 работает вычитатель 14,который преобразует двухрядный кодтекущего остатка в однорядный код,По значению сигнала заема этого вычитателя 14 осуществляется окончательное формирование М цифр частного на выходах блока 5, Если этот сигнал заема соответствует сигналу логичес 11 Икои 1 , то в качестве 1 -разрядного частного в устройстве используется значение 1 цифр частного, образованных на выходах узла 9 блока 5, а если сигнал заема соответствует сигналу логического "0", то в качестве 1 - разрядного частного в устройстве исцифр частного,ыходах узла 10 нное на выходахчастное 2 по 1одновременно порои группы бло 7 и 38 которого ение У 2; в двух- одах 39 и 40 выется в двухрядном г,-У 2 ана 15 образуется разг - значение те-, рмированное на вытателя 14 в одно- разносТь, сформивычитателя 15, положительна, а старший разряд -разрядного частного, сформированного в блоке 5, равен нулю, то в -м такте в качестве очередного остатка г, коммутатором 16 выбирается разность иг;, Значение этой разности записывается в регистрсо сдвигом влево на (-1) разрядов, в тс время, как регистр 2 обнуляется. При этом в узле 17 образуется скорректированное 1-разрядное частное в виде 1000 О. Во всех же других случаях в качестве очередного остатка выбирается раз ность г, значение которой в виде 1 двух чисел записывается соответствующим образом со сдвигом влево на(-1) разрядов в регистры 1 и 2. Приэтом в узле 17 сформированное на выходах блока 5) -разрядное частное не корректируется. Аналогичным образомработает устройство во всех другихтактах формирования 1 -двоичных цифр Формула изобретения Устройство для деления чисел, содержащее первый регистр остатка, регистр делителя, регистр частного, блок деления усеченных чисел, содержащий сумматор принудительного округления делителя и первый узел деления, блок умножения, три вычитателя, коммутатор, узел коррекции частного и блок управления, причем вход данных устройства соединен с информационными входами регистра делителя и с информационными входами первой группы коммутатора, информационные входы второй и третьей группы которого соединены с выходами разности первого и третьего вычитателей соответствен 3 12478 но, выходы коммутатора соединены с информационными входами первого регистра остатка, выходы разрядов которого соединены с входами уменьшаемого второго вычитателя, выходы разности которого соединены с входами уменьшаемого третьего вычитателя, выходы разрядов регистра делителя соединены с входами первой группы блока умножения, выходы старших разрядов регистра делителя соединены с входами сумматора принудительного округления делителя блока деления усеченных чисел, вход переноса сумматора принудительного округления делителя блока 15 деления усеченных чисел подключен к шине логической единицы, а выходы соединены с входами делителя первого узла деления блока деления усеченных чисел, выходы узла коррекции частного 120 соединены с информационными входами младших разрядов регистра частного, выходы разрядов которого являются выходом частного устройства, входсинхронизации устройства соединен с25 синхровходами регистра частного и .первого регистра остатка и с первым входом блока управления, второй вход которого соединен с первым управляющим входом узла коррекции частчого и с выходом заема старшего разряда третьего вычитателя, первый выход блока управления соединен с синхровходом регистра делителя и с входом установки в нуль первого регистра 35 остатка, второй, третий и четвертый выходы блока управления соединены с первым, вторым и третьим управляющими входами коммутатора соответственно, пятый выход блока управления яв О ляется выходом сигнализации окончания деления устройства, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит второй регистр остатка, блок 45 деления усеченных чисел содержит Эвторой узел деления, два вычитателя и коммутатор, первый вычитатель устройства выполнен как вычитатель с запоминанием заема, причем информационные входы второго регистра остатка соединены с выходами заема первого вычитателя, выходы разрядов второго регистра остатка соединены с вхо-дами вычитаемого второго вычитателя, выходы разности которого являются выходом остатка устройства, входы уменьшаемого первого вычитателя соединены с входами уменьшаемого третьего вычитателя, выходы первой и второй групп блока умножения соединены с входами вычитаемого первой и второй групп первого вычитателя соответственно, входы вычитаемого третьеговычитателя соединены с входами первой группы блока умножения, входывторои группы которого соединены с выходами коммутатора блока деленияусеченных чисел, входы уменьшаемого первого и второго вычитателей блокаделения усеченных чисел соединены с выходами старших разрядов первого регистра остатка, входы вычитаемого первого и второго вычитателей блока деления усеченных чисел соединены с выходами старших разрядов второго регистра остатка, входы заема первого и второго вычитателей блока деления усеченных чисел подключены к шинам логической единицы и нуля соответственно, выходы первого и второго вычитателей блока деления усеченных чисел соединены с входами делимого первого и второго узлов деления блока деления усеченных чисел соответственно, выходы которых соединены . с информационными входами первой и второй групп коммутатора блока деления усеченных чисел соответственно, входы делителя второго узла деления блока деления усеченных чисел соединены с входами делителя первого узла деления блока деления усеченных чисел, управляющий вход коммутатора блока деления усеченных чисел соединен с выходом заема старшего разряда второго вычитателя, выходы коммутатора блока деления усеченных чисел, за исключением старшего разряда, соединены с информационными входами . первой группы узла коррекции частного, информационные входы второй группы которого соединены с выходами младших разрядов регистра частного, синхровход второго регистра остатка соединен с синхровходом первого регистра остатка, выход старшего разряда коммутатора блока деления усеченных чисел соединен с третьим входом блока управления, шестой выход блока управления соединен с входом установки в ноль второго регистра остатка, седьмой выход блока управления соединен с вторым управляющим входом узла коррекции частного.2. Устройство по п, 1, о т л и - ч а ю щ е е с я тем, что узел кор 7 1247 рекции частного содержит ф) элементов И (где 1 - число одновременно формируемых в такте цифр частного), элемент НЕ и (-1)-разрядный сумматор, причем первые входы элементов И соединены соответственно с информационными входами первой группы узла коррекции частного, а вторые входы объединены и соединены с вторым управляющим входом узла коррекции част О ного, первые входы разрядов сумматора соединены соответственно с информационными входами второй группы узла коррекции частного, второй вход младшего разряда сумматора соединен через 5 элемент НЕ с первым управляющим входом узла коррекции частного, а вторые входы оставшихся разрядов сумматора подключены к шине логического нуля, выходы элементов И и сумматора являются выходами узла коррекции частного.. 3, Устройство по и. 1, о т л и ч аю щ е е с я тем, что блок управления содержит счетчик, дешифратор, элементы И и ИЛИ, причем выходы счетчика 5 соединены с входами дешифратора, первый выход дешифратора соединен с первыми входами первого элемента И и первого элемента ИЛИ, второй выход де 862. 8шифратора соединен с инверсный входом третьего элемента И и,является вторым выходом блока управления, третий выход дешифратора соединен с первым входом четвертого элемента И, первый и второй входы второго элемента ИЛИ, соединены с вторым и третьим входами . блока управления соответственно, прямой выход второго элемента ИЛИ соединен с прямым входом третьего элемента И н является седьмым выходом блока управления, инверсный выход второго элемента ИЛИ соединен с вторым входом первого элемента ИЛИ и является четвертым выходом блока управления, выход первого эЛемента ИЛИ соединен спервым входом второго элемента И, второй вход которого соединен с вторыми входами первого и четвертого элементов И, с входом счетчика и с первым входом блока управления, выходы первого, второго и третьего элементов И являются цервым, шестым и третьим выходами блока управления соответственно, выход четвертого элемента И соединен с входом установки в ноль счетчика и является пятым выходом блока управ- ления.Г 247862 Зб Л Составитель А. Клюевегляник Техред М.Ходанич орректор Л, Пилипенко Редакт 26/48 Тираж 671 ВНИИПИ Государственного комитета ССС по делам изобретений и открьггий 113035, Москва, 3-35, Раушская наб., д