Устройство задержки

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное к авт. свид-ву(22) Заявлено 22.04.81 (21) 3277274/18-21 51 М. Кл.з н 03 к 17/28 с присоединением заявки МоГосударственный комитет СССР по делам изобретений и открытий(23) Приоритет Опубликовано 30.1082, Бюллетень М 40 53 УДК 621. 374. . 5 (088. 8) Дата опубликования описания 30.10.82 Ю.П.Романенко, Ю.В.Поляков, М.С.Сучкова и А.В.Лысов(54) УСТРОЙСТВО ЗАДЕРЖКИ Изобретение относится к устройствам автоматики и может быть использовано для формирования соответствующих задержек подключения под ток раз"личных разветвленных нагрузок, запитываемых от одного общего источника питания при запуске подачей питающего напряжения с индикацией состояния каж- дого иэ устроиств (включено - выклю" чено), с защитой устройства от короткого замыкания нагрузки и с ин" дикацией кратковременного пропадания тока в нагрузкеИзвестно реле времени, содержащее времяэадающую ВС-цепь, выход кото рой подключен к входу порогового элемента в виде двухтранэисторного аналога однопереходного транзистора, конденсатор памяти, соединенный с делителем бпорного напряжения через разделительный диод и связанный с эмиттером указанного аналога одиопереходного транзистора и выходного реле с магнитной памятью, обмотка которого включена последовательно с накопительным конденсатором, стабилитрон, балластные резисторы, разделительные диоды, при этом между точкой соединения. конденсатора памя ти с эмиттером аналога одиопереход го транзистора и разделительным диодом, с одной стороны, и отрицательной клеммой источника питания, с другой стороны, включены последовательно соединенные резистор и Диод, а между общей точкой соединения всех конденсаторов устройства и укаэаннойклеммой питания включен второй диод 11.Известно устройство задержки, содержащее соединенные последовательно времяэадающую цепь, компаратор, выполненный, например, на транзисторе с резистором и переключающем дибде в эмиттерной цепи, выходной транзистор с нагрузкой в коллекториой цепи, инвертор, включенный между компаратором и выходным транзистором, синхронные разрядный ключ и управляемый источник напряжения, запускающий ключ и развязывающее устройство, причем разрядный ключ подсоединен параллельно конденсатору времязадающей цепи, а вход разрядного ключа совместно со входом управляемого источника напряжения подключены к общей точке соединения выходов развязывающего устройства и запускающего ключа, выход управляемого источника напряжения под.ключен к времязадающей цепи и инвен,970689 Устройство содержит ключ 1 исходного состояния, разрядный ключ 2,времязадающую цепь 3, компаратор 4,узел 5 развязки, управляемый делительб, управляемый источник 7 напряжения,блокирующую цепь 8 обратной связи,узел 9 выдачи сигнала, свидетельствующего о состоянии устройства, (представляющей собой, например, элементИ) и узел 10 памяти, содержащий, например, управляемый делитель 11, управляемый источник 12 и блокирующуюцепь 13 обратной связи, нагрузку 14,Устройство работает следующим образом.При подаче питающего напряженияпо шине Запуск конденсатор времязадающей цепи 3 разряжен, выходнойуровень компаратора 4 низкий, транзистор узла 5 развязки заперт и, напряжение питания Еп через резистор управляемого делителя б подается навход управляемого источника 7, формируя на выходе его и на нагрузке 14нулевой выходной уровень, которыйчерез блокирующую цепь 8 обратнойсвязи подается на транзистор управляемого делителя б, обеспечивая за-пертое его состояние. Аналогичноформируется нулевой выходной уровеньна выходе управляемого источника 12.Высокий выходной уровень с управляемого делителя 11 открывает ключ 1 кисходного состояния, что приводит кэапиранию разрядного ключа 2 и началу заряда конденсатора времязадающей цепи 3, При достижении на зарядном конденсаторе некоторого уровня (формирование интервала задержки)на выходе компаратора 4 формируетсявысокий уровень, что приводит к отпиранию транзистора узла 5 развязки,подаче низкого входного уровня навход управляемого источника 7 и формированию на выходе его высокогоуровня, подача которого через блокирующую цепь 8 обратной связи на транзистор управляемого делителя б приводит к блокировке низкого уровняна входе управляемого источника 7.Нагрузка 14 подключается под ток ссоответствующей задержкой. АналогичноФормируется высокий выходнойуровень на выходе. управляемого источника 12. Низкий уровень на коллекторе управляемого делителя 11 запирает ключ 1 .исходного состояния,при этом открывается разрядный ключ2 и разряжает зарядный конденсаторвремязадающей цепи 3, при этом навыходе компаратора 4 Формируетсянизкий уровень и транзистор узла 5развязки запирается. устройство приходит в исходное состояние. Сигнало состоянии устройства задержки выдается для индикации или автоматической обработки с узла 9 выдачисигнала,тору, вход развязывающего устройстваподключен к общей точке вых 9 дноготранзистора и нагрузки, а вход запускающего ключа - к источнйку запус ка (2)В укаэанном устройстве задержкиотсутствует защита от короткого замыкания .нагрузки, нагрузка в общемслучае включена не относительно корФпуса, отсутствует индикация состояния устройства, что снижает его покаэатель надежности, Кроме этого, отсутствует возможность формированиясоответствующих задержек подачи напряжения в разветвленные нагрузки, эапитываемые .от общего источника питания.Бель изобретения - повышение надежности,Указанная цель достигается тем,что в устройство задержки, содержащее соединенные последовательно времязадающую цепь и компаратор, разрядный ключ, подключенный параллельноконденсатору времязадающей цепи, узелразвязки, управляемый источник напряжения, нагрузку, введены управляемый делитель, блокирующая цепь обратной связи, ключ исходного состояния и узел памяти, при этом узелразвязки включен между выходом компараторами выходом управляемого делителя,подключенного к входу управляемогоисточника напряжения,. вход блокирующей цепи обратной связи подключен квходу управляемого источника и нагруз З 5ке, а выход - ко входу управляемогоделителя, выход ключа исходного состояния подключен к входу управленияразрядного ключа, а вход его - ковторому выходу узла развязки, вход уэла памяти соединен с входом ключа исходного состояния,общаяточка соединения ключа исходного состояния,времязадающей цепи,компаратора.,управляемогоделителя и управляемого источника нап-ряжения подключена к шине запуска. 45В предлагаемом устройстве задержки узел памяти выполнен состоящим изсоединенных послеДовательно управляемого делителя, управляемого источника и блокирующей цепи обратной связи, 50выход которой соединен с входом управ"ляемого узла памяти.С целью индикации состояния нагрузки в устройства может быть введенэлемент И, через который выход управляемого источника устройства и выходуправляемого источника узла памятисоединены с выходом индикации состояния устройства,Для обеспечения индикации (регистрации) пропадания тока в нагрузкеузел памяти должен подключаться кдополнительному источнику питания,На чертеже представлена принципи-гальная электрическая схема предлагаемого .устройства задержки.Ь 5При коротком замыкании нагрузки 14 на выходе управляемого источника 7 высокий уровень не формируется и не происходит блокировки его низкого входного уровня, поэтому после приведения устройства формирования временного интервала, состоящего иэ ключа исходного состояния, разрядного ключа, времязадающей цепи, компаратора, в исходное состояние нагрузка 14 не подключается под ток, о 10 чем свидетельствует состояние выходного уровня узла 9 выдачи сигнала;При эапитке узла 10 памяти от другого источника питающего напряжения, поданного до или совместно с подачей 15 Ев по шине Запуск, устройство может фйксировать кратковременное пропадание Еп , так как происходит раэблокировка части устройства из узлов( управляемый делитель, управляемыйисточник напряжения, блокирующая цепь обратной связи, а устройство формирования временного интервала блокировано низким уровнем на коллекторе транзистора управляемого делителя 11, 25 т.е. повторное включение нагрузки 14 под ток невозможно без разблокировки узла 10 памяти.Предлагаемое устройство и источник его питания защищены от короткого замыкания нагрузки, причем включение балластного резистора Рможет повысить эффективность защиты. Кроме того обеспечивается возможность подключения нагрузки под ток без электромагнитного исполнительного эле мента, возможность контроля состояния нагрузки, а также возможность подключения под ток разветвленных нагрузок к общему источнику напряжения с соответствующей задержкой при 40 запуске подачей напряжения питания.При.выполнении управляемого источника устройства в виде транзисторного ключа с обмоткой нейтрального электромагнитного реле в коллектор ной цепи устройство работает как реле времени, причем обмотка реле находится под током только во времяформирования временного интервала,При запитке узла памяти от допол Ц нительного источника обеспечивается возможность фиксации (контроля) режима кратковременного пропадания тока в нагрузке.Большая часть устрОйства может.55 . быть выполнена как в модульном, так и интегральном исполнении.Все это позволяет сделать вывод, что предлагаемое устройство эадержки обладает достаточно высоким показателем надежности по сравнению с известными и обладает достаточно широкими функциональными возможностями.формула изобретения1. Устройство задержки, содержащее соединенные последовательно времязадающую цепь и компаратор, разрядный ключ, подключенный параллельно конденсатору времязадающей цепи,узел развязки, управляемый источникнапряжения, нагрузку, о т л и ч а ющ е е с я тем, что, с целью повышения надежности, в него введены управляемый делитель, блокирующая цепьобратной связи, ключ исходного состояния и узел памяти, при этом узелразвязки включен между выходом компаратора и выходом управляемого делителя, подключенного к выходу управ"ляемого источника напряжения, входблокирующей цепи обратной связи под"ключен к входу управляемого источ"ника и нагрузке, а выход - к входууправляемого делителя, выход ключаисходного состояния подключен к входу управления разрадного ключа, авход его - к второму выходу узларазвязки,. вход узла памяти соединенс входом ключа исходного состояния,общая точка соединения ключа исходного состояния времязадающей цепи,компаратора, управляемого делителяи управляемого источника напряженияподключена к шине запуска.2. Устройство по п, 1, о т л ич а ю щ е е с я тем, что узел памяти выполнен иэ соединенных последовательно управляемого делителя,управляемого источника и блокирующейцепи обратной связи, выход которойсоединен с входом управляемого делителя узла памяти.3. Устройство по п, 2, о т л ич а ю щ е е с я тем, что, с цельюиндикации состояния нагрузки в неговведен элемент И, через который выходуправляемого источника устройства ивыход управляемого источника узлапамяти соединены с выходом индикациисостояния устройства.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРУ 612407, кл. Н 03 К 17/28, 03.01.77.2. Авторское свидетельство СССРпо заявке Р 2883697, кл. Н 03 К 17/2820.02.80.(прототип) .970689 оде иУ Составитель И,Радькоактор Н.Безродная Техред С.Мигунова Корректор А.ГРицен писноеСР д.4 филиал ППП Патент, г.ужгород, ул.Проектная,4 каз 8426/76 ВНИИПИ Госуда по делам иэо 113035, Москва, ираж 959ственногоретений иж, Рауш митета крытий ая наб