Устройство для управления регенерацией памяти

ОП ИКАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик р 11955206(22) Заявлено 12, 01, 81 (21) 3234160/ 1 М Кп. 21/О исоединением заявки М дарственный к СССР делам изобре и открытийОпубликовано 30.08.82, Бюллетень Мо 3 Дата опубликования описания 30.08.8 72) Авторыизобретен и В, А. Исаенко и В. М. Ма аявител(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ПАИЯМИ2 ычисли ено дл запоми пра в динами еньшения и исполь енерации элемен)е Изобретение относится ктельной технике и предназнаиспользования в оперативныхнающих устройствах (ОЗУ).Известно устройство дляния регенерацией. информациических ОЗУ, в котором для уколичества тактов регенерацзуется оптимизация темпа рев зависимости от температурытов ОЗУ 1.13. Однако в этом устройстве регенерации подвергаются все строки, в том числе и те, которые не нуждаются в регенерации, поскольку к ним на предЫдущем интервале допустимого времени хранения инФормации обращался пользователь памяти, следовательно, здесь очевидны избыточные такты регенерации.Наиболее близким по технической сущности к предлагаемому является устройство для управления регенерацией информации в динамической памяти, содержащее адресный блок, дешифратор, вспомогательные элементы памяти, элемент ИЛИ, элементы НЕ, элементы И, шифратор и блок управления. В известном устройстве на каждом интервале допустимого времени хранения информации ОЗУ Факты обращения пользователя к строкам ОЗУ фиксируются вспомогательными элементами памяти (по элементу на каждую строку) а в конце интервала хранения регенерируются только те строки, которые нуждаются в регенерации (строки, к которым на предыдущем интервале хранения не обращался пользователь), Благодаря этому устраняются избыточные такты регенерации при произвольном переборе адресов ОЗУ, но максимально эффективно данное устройство при последовательном переборе адресов, когда такты регенерации практически не возникают 123.Однако при реализации широкого класса матричных задач эффективность известного устройства может резко падать, поскольку при обращении к векторам-столбцам перебираются элементы только одной из строк, что обуславливает низкое быстродействие и большое максимальное время ожидания ответа ОЗУ (практически равное времени регенерации всех строкПель изобретения - повышени быстродействия устройства.Поставленная цель достигается тем, что в устройство для управления ре 955206генерацией памяти, содержащее элементы памяти, адресные входы которыхподключены к выходам дешифратора,а выходы к входам элемента ИЛИ, выход которого подключен к входу блока управления, управляющие входы 5,элементов памяти подключены к соответствующему выходу блока управленит,элементы НЕ, входы которых подключены к выходам соответствующих элементов памяти, а выходы - к входам соответствующих элементов И, шифратор,один вход которого подключен к выхо-.ду соответствующего элемента памяти,а другие входы подключены к выходамэлементов И, выход шифратора подключен к первому вхсду адресного блока,выход которого подключен к дешифратору, второй вход адресного блока является соответствующим адресным входом устройства, дополнительно введенсумматор, один вход которого подключен к второму входу адресного блока,второй вход сумматора является соответствующим адресным входом устройства, а выход сумматора подключен ктретьему адресному входу адресногоблока. На чертеже представлена функциональная схема предлагаемого устройства,Устройс тв о содержит адре сный блок 1, дешифратор 2, элементы 3 памяти, элемент ИЛИ 4, элементы НЕ 5, элементы И 6, шифратор 7, блок 8 управления, сумматор 9, входную шину 10 младших разрядов и входную шину 11 35 старших разрядов адреса пользователя, выходную адресную шину 12 динамического запоминающего устройства, входную шину 13 сброса, входную шину 14 запроса и выходную шину 15 сигнала 4 О занятости для пользователя.При поступлении от пользователя по шине 13 сигнала сброса блок 8 управления устанавливает элементы 3 памяти в единичное состояние и выдает 45 на управляющий вход адресного блока 1 сигнал, разрешающий прохождение на входы дешифратора 2 и на адресную шину динамического запоминающего устройства 12 адреса от пользователя, поступающего по шинам 10 и 11.По каждому сигналу запроса, поступающему от пользователя по шине 14, происходит обращение к ОЗУ по выставленному пользователем адресу одновре 1 менно сигнал одного из выходов дешиф ратора 2 записывает "0" в элемент 3 памяти, соответствующей выбранной строке ОЗУ адрес строки определяется младшими разрядами адреса обращения),По окончании временного интервала 60не превышающего допустимое время хранения, блок 8 управления анализирует состояние выхода элемента ИЛИ 4, Нуль на выходе элемента ИЛИ 4 означает, что все вспомогательные элементы 65 3 памяти обнулены, т,е, к всем строкамОЗУ на интервале Т обращался подьзователь, следоватедьно, ни одна изстрок в регенерации не нуждается иблок 8 управления цикла регенерациине организует, Единица на выходе элемента ИЛИ 4 означает, что имеютсястроки, нуждающиеся в регенерации,поскольку пользователь к ним не обраЩался, в этом случае блок 8 управления организует цикл регенерации.Б цикле регенерации по шине 15 пользователю поступает сигнал занятостиОЗУ, а на вход управления адресногоблока 1 от блока 8 управления поступает сигнал, разрешающий прохождениена входы дешифратора 2 и на адреснуюшину 12 адресов регенерации с выходовшифратора 7. Приоритетная цепочка изэлементов НЕ 5 и И б обеспечиваетпрохождение на входы шифратора 7 только одного единичного сигнала с текущим высшим приоритетом. Этот единичный сигнал преобразуется шифратором7 в соответствующий адрес, по которому в очередном такте регенерации ипроизводится обращение к ОЗУ, приэтом обнуляется соответствующий вспомогательный элемент 3 памяти, и в последующем такте регенерируется очередная по приоритету строка ОЗУ, нуждающаяся в реГенерации. цикл регенерации завершается при появлении нуляна выходе элемента ИЛИ 4, при этомблок 8 управления формирует внутренний сигнал сброса, который устанавливает элементы 3 памяти в единичноесостояние, снимает на шине 15 сигналзанятости ОЗУ и выдает на управляющий вход адресного блока сигнал,разрешающий пропускание на входы дешифратора 2 и адресную шину 12 адреса от пользователя, На следующем рабочем интервале Т устройство функционнрует аналогично. Отличительной особенностью предлагаемого устройства является модификация младших разрядов адреса (физически соответствующих адресам строк кристаллов ОЗУ), поступающего от пользователя по шине 10. При этом старшие разряды адреса, поступающие по шине 11, не изменяются. Для ОЗУ емкостью 2 битстрок на 2 столбцов) модифицированная И-разрядная младшая часть адреса образуется на комбинационном И-разрядном сумматоре 9 путем суммирования по модулю 2 двух Ч-разрядных чисел - младших и старших разрядов адреса пользователя, поступающих соответственно по шинам 10 и 11, причем для взятия суммы по модулю 2 достаточно прогнозировать перенос из старшего разряда сумматора 9, а М-разрядный результат считать от его разрядных выходов. Можно отметить, что в предлагаемом устройстве старшие разряды адреса, поступающие по шине 11, выполняют две функции: во-первых, они служат старшей частью исполнительного адреса ОЗУ, во-вторых, используются в качестве модификатора младшей части адреса.Модифицированный исполнительный адрес, полученный предлагаемым методом, обладает следующим свойством; последовательный перебор строк в исполнительном адресе образуется как при переборе строк, так и при перебо ре столбцов в исходном адресе пользователя. Это свойство делает предлагаемое устройство весьма эффективным при реализации матричных задач и процессов, поскольку при переборе векторов-столбцов и векторов-строк такты регенерации практически отсутствуют, что значительно повышает быстродействие устройства и резко снижает максимальное время ожидания отве- та ОЗУ пользователю.Следует также отметить, что подобная модификация исполнительных адресов для целого ряда оперативных запоминающих устройств специализированных процессоров позволяет вообще отказаться от системы регенерации ОЗУ, что резко упрощает их конструкцию, повышает быстродействие и надежностьформула изобретенияУстройство для управления регенерацией памяти, содержащее элементы памяти, адресные входы которых подключены к выходам дешифратора а .выходы - к входам элемента ИЛИ, выход которого подключен к входу блока управления, управляющие входы элементов памяти подключены к соответствующему выходу блока управления, элементы НЕ, входы которых подключенык выходам соответствующих элементовпамяти, а выходы - к входам соответ 0 ствующих элементов И, шифратор, одинвход которого подключен к выходу соответствующего элемента памяти, адругие входы подключены к выходамэлементов И, выход шифратора подклю 15 чен к первому входу адресного блока,выход которого подключен к дешифратору, второй вход адресного блокаявляется соответствующим адреснымвходом устройства, о т л и ч а ю 0 щ е е с я тем, что, с целью повышения быстродействия, устройство содержит сумматор, один вход которого подключен к второму входу адресного блока, второй вход сумматора является25 соответствующим адресным входом устройства, а выход сумматора подключенк третьему входу адресного блока.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 522523, кл. С 11 С 11/34, 1974.2. Авторское свидетельство СССР9 514346, кл, С 11 С 21/00, 1974